设计CPU时，但在Verilog中的值没有变化。

在设计CPU时，Verilog中的值没有变化可能是由于以下几个原因：

1. 时钟信号不正确：确保时钟信号的频率和相位正确，并且在每个时钟周期内都会触发所需的操作。

2. 时序问题：Verilog是一种硬件描述语言，它按照顺序执行语句。如果你在一个时钟周期内的同一个时间点对一个信号进行多次赋值，那么只有最后一次赋值会生效。解决这个问题的方法是使用时钟上升沿或下降沿触发的always块，确保在每个时钟周期内只有一次赋值。

下面是一个示例代码，展示了如何在设计CPU时使用时钟信号来确保值的变化：

reg clk;
reg [7:0] data;

always begin
  #5 clk = ~clk; // 假设时钟频率为10Hz，这里的#5表示等待0.5秒
end

always @(posedge clk) begin
  // 在每个上升沿触发时更新数值
  data <= data + 1;
end

在上面的代码示例中，我们使用了一个时钟信号clk，以及一个8位的寄存器data。在每个上升沿触发时，data的值会增加1。注意到，我们使用了<=操作符来对data进行赋值，这表示在时钟的上升沿触发时进行赋值操作。

通过正确设置时钟信号和使用时钟触发的赋值语句，你可以确保在设计CPU时在Verilog中的值会发生变化。