你看到的第一个电路是边沿触发型D触发器（由两级D锁存器级联组成），第二个是电平触发型D锁存器，两者核心差异在于触发方式，这也是你疑惑它“没用”的关键所在。

先明确D锁存器的工作逻辑 #

D锁存器是电平敏感的：

• 当时钟信号为高电平时，输出Q会直接跟随输入D的变化而变化；
• 当时钟信号为低电平时，锁存器进入保持状态，Q会固定在时钟变低前的最后一个D值，不再响应D的变化。

再看边沿D触发器的工作细节 #

你观察到“时钟为1或0时与门输出均为0”是静态下的结果，但它的核心工作逻辑依赖时钟跳变沿的瞬间，而非稳定电平：
这个触发器由主、从两级锁存器构成，主锁存器的时钟是原始CLK，从锁存器的时钟是经过反相后的~CLK（反相器存在传播延迟）：

1. 时钟稳定低电平（CLK=0）：主锁存器处于“打开”状态，输入D的信号会传递到主锁存器的内部输出，但此时从锁存器的时钟是高电平（~CLK=1），从锁存器处于“关闭”状态，所以最终输出Q保持原有状态，不会跟随D变化。
2. 时钟稳定高电平（CLK=1）：主锁存器处于“关闭”状态，锁存住CLK跳变到高电平瞬间的D值；此时从锁存器的时钟是低电平（~CLK=0），从锁存器“打开”，把主锁存器里的数值传递到Q输出，但因为主锁存器已经关闭，Q不会再响应D的后续变化。
3. 时钟跳变沿（比如上升沿）：这是触发器的核心工作时刻——反相器的传播延迟让~CLK的变化滞后于CLK，所以在CLK从0跳变到1的极短时间内，主锁存器还未完全关闭，从锁存器还未完全打开，此时主锁存器会捕获这一瞬间的D值，之后主锁存器关闭，从锁存器打开将这个值输出到Q。整个过程只在时钟跳变的瞬间完成，稳定电平期间Q不会随D变化。

为什么边沿D触发器比D锁存器更有用？ #

D锁存器的电平触发特性存在隐患：如果在时钟高电平期间输入D发生变化，输出Q会随之改变，这在同步数字电路中很容易引发竞争冒险（比如多个信号不同步导致的错误输出）。
而边沿D触发器只在时钟的跳变沿捕获D的状态，稳定电平期间不管D怎么波动，Q都保持不变，完美适配同步电路的设计需求——数字系统里的寄存器、计数器、移位寄存器几乎全是用边沿触发器构建的，这是它不可替代的原因。

内容的提问来源于stack exchange，提问作者vinc