我之前在项目里碰到过几乎一模一样的AXI IIC IP核卡壳问题，结合你描述的情况（仿真显示寄存器已写入但sda_o/scl_o没变化），给你梳理几个最可能排查到问题的方向：

1. 先确认IP核的基础配置是否正确 #

• 模式配置：如果你是主动发起IIC传输，必须把IP核设为主模式——要是不小心设成了从模式，IP核只会一直等待外部主机发起请求，不会主动驱动SDA/SCL。
• 时钟与复位：检查IP核的参考时钟是否满足要求（比如SCL设100kHz的话，参考时钟至少要10MHz以上，Vivado配置时会有明确提示）；另外确认axi_iic_aresetn复位信号是否正确释放——很多时候复位没按要求保持足够高电平就拉低，IP核会一直处于 idle 状态，完全不响应寄存器操作。

2. 验证寄存器写入的完整性与正确性 #

你说仿真里寄存器已写入，但得确认是不是做对了触发传输的关键步骤：

• 别漏写启动位：发起IIC传输的正确流程是先写IIC_DATA_TX寄存器，再写IIC_CONTROL寄存器的START位（具体位号看IP核手册，一般是bit0或bit1）。很多人会只写数据寄存器，忘了触发START，导致IP核根本不会启动传输。
• 检查BUSY状态：监控IIC_STATUS寄存器的BUSY位，如果之前的传输没正常结束，BUSY会一直置1，新的写操作会被IP核忽略。仿真里可以实时追踪这个位，确认写START位后它有没有变化。
• 确认AXI写事务完成：有时候仿真里看到寄存器值变了，但可能是AXI总线的写操作没真正完成（比如awready/wready没响应，或者写响应bvalid没返回），IP核实际没接收到有效命令。可以在仿真里盯着AXI的握手信号，确认整个写事务是完整的。

3. 检查信号映射与三态逻辑 #

• 引脚连接是否正确：核对top.v里IP核的输出信号有没有正确连到顶层的SDA/SCL引脚——比如是不是把sda_o和sda_i搞反了，或者压根没接对端口？
• 三态逻辑是否缺失：AXI IIC IP核的SDA/SCL是双向信号，需要用三态门来驱动。你是不是没加这个逻辑？正确的连接应该是：

  assign sda = sda_t ? 1'bz : sda_o;
  assign scl = scl_t ? 1'bz : scl_o;
  

  这里sda_t/scl_t是IP核的输出使能信号，要是没这个逻辑，IP核的输出没法正确驱动总线，自然看不到波形变化。

4. 仿真环境的细节排查 #

• 时钟是否正确供给：确认IP核的s_axi_aclk时钟信号是否正常，有没有和AXI总线时钟同步——要是时钟没接对，IP核内部逻辑根本跑不起来，寄存器写进去也不会执行。
• 时序等待是否足够：写完寄存器后，别立刻看波形，给IP核几个时钟周期的响应时间。比如写START位后，IP核需要几个时钟周期来启动传输逻辑，仿真里如果刚写完就抓波形，可能还没来得及触发动作。

最后给个小技巧：直接在Vivado里打开这个AXI IIC IP核的官方例化设计（右键IP核→Open Example Design），对比你的top.v和官方代码的差异——官方例化里的信号连接、寄存器操作都是标准流程，很容易找到你遗漏的点。

内容的提问来源于stack exchange，提问作者墨疏雨