你遇到的Error(10170)核心原因是：generate块是编译阶段用来实例化硬件结构的语法，而你用的integer n是运行时变量，SystemVerilog不允许在编译阶段对这类变量做赋值操作，所以编译器在n=n+1这行报了语法错误。

另外还有一个隐藏的逻辑问题：你写的循环条件是i < 3、j < 3、k < 3，但2:4译码器的输出是4位（索引0-3），这样循环只能生成3×3×3=27个与门，完全达不到64个的需求，必须把循环条件改成<4才能覆盖所有组合。

修正后的代码 #

module Ex4( input logic [5:0] D, output logic [63:0] y ); 
    genvar i; 
    genvar j; 
    genvar k; 
    logic [3:0] y1, y2, y3; 

    dec2 d1(D[1:0], y1); 
    dec2 d2(D[3:2], y2); 
    dec2 d3(D[5:4], y3); 

    generate 
        // 修正循环条件为<4，覆盖2:4译码器的全部4个输出
        for(i = 0; i < 4; i = i + 1) begin:flp1 
            for (j = 0; j < 4; j = j + 1) begin:flp2 
                for(k = 0; k < 4; k = k + 1) begin:flp3 
                    // 直接通过i、j、k的组合计算y的索引，无需额外变量n
                    and3_new a_n(y1[i], y2[j], y3[k], y[k*16 + j*4 + i]); 
                end 
            end 
        end 
    endgenerate 
endmodule 

关键说明 #

索引计算逻辑：

• y3对应输入最高两位（D[5:4]），每一位对应16个输出（4×4），所以用k*16定位大组；
• y2对应输入中间两位（D[3:2]），每一位对应4个输出，所以用j*4定位小组；
• y1对应输入最低两位（D[1:0]），每一位对应1个输出，所以用i定位具体位；
  三者相加刚好生成0-63的所有索引，完美匹配y[63:0]的64位输出。

内容的提问来源于stack exchange，提问作者Prince