我在Rocket Chip开发过程中也碰到过Chisel 3下Verilator编译耗时过长的问题，下面分享几个亲测有效的优化方案：

1. 开启Verilator多线程编译 #

这是最容易落地且效果显著的优化——Verilator本身支持多线程并行处理。你可以在调用Verilator时添加--threads <核心数>参数，比如你的机器有8个核心，就用：

verilator --threads 8 ...  # 其他原有编译参数保持不变

如果是通过Rocket Chip的Makefile编译，找到VERILATOR_FLAGS配置项，把--threads N加进去（N建议设为CPU核心数的70%-80%，避免系统过载）。

2. 精简Verilator编译工作量 #

关闭非必要的断言和调试信息 #

如果你的测试不需要依赖Chisel生成的断言逻辑，可以在Verilator参数中加入--noassert，减少编译时需要处理的代码量：

VERILATOR_FLAGS += --noassert

另外，--debug类的调试参数如果不是当前阶段必需，也可以暂时移除，这些都会额外增加编译时间。

缩小待编译的Verilog规模 #

Chisel 3默认生成的Verilog可能包含一些冗余的层次结构，你可以在生成Verilog时添加-Xverilog -O参数，让Chisel做初步的Verilog优化：

sbt "runMain freechips.rocketchip.system.Generator -Xverilog -O"

同时，在Rocket Chip的配置中暂时关闭测试不需要的功能模块（比如浮点单元、额外缓存层级），生成更小的Verilog文件，从根源减少Verilator的处理量。

3. 启用增量编译 #

Verilator支持增量编译模式，通过--incr参数可以让它只重新编译修改过的代码部分，而非每次全量从头开始。在Makefile中配置：

VERILATOR_FLAGS += --incr

另外，确保你的构建系统（比如Make或Bazel）正确设置了文件依赖关系，避免不必要的全量Verilog生成和编译。

4. 硬件层面优化 #

如果条件允许，升级硬件能带来立竿见影的效果：

• 使用多核心CPU：编译是典型的CPU密集型任务，核心数越多，并行编译效率越高；
• 换成NVMe SSD：编译过程会生成大量中间文件，NVMe的读写速度远快于普通SATA硬盘，能大幅减少文件IO的等待时间。

5. 调整Chisel 3的生成配置 #

在生成Verilog时，还可以通过以下参数进一步优化：

• --target-dir指定统一的输出目录，避免文件分散导致的IO开销；
• 对于不需要修改的第三方模块或IP，使用Chisel的黑盒（BlackBox）特性，让Verilator跳过对这些模块的详细编译，只处理接口部分。

内容的提问来源于stack exchange，提问作者seanhalle