好问题！在Questasim（也就是之前的ModelSim）10.1版本里，针对VHDL设计启用单位延迟仿真，对应的编译选项是-delay_mode unit——这和Verilog的+delay_mode_unit是完全等价的，都是用来切换到单位延迟模型的。

具体使用分两种场景：

• 命令行编译：直接把该选项添加到vcom编译命令中，示例如下：

  vcom -delay_mode unit your_top_design.vhd
  

  （小提示：部分版本也支持-delay_mode_unit这种简化写法，效果和前者一致，你可以根据自己的环境测试）
• 图形界面操作：如果习惯用GUI编译，在编译设置窗口里找到「Delay Mode」的下拉选项，选择「Unit」即可，这会自动对应到命令行的-delay_mode unit参数。

这个选项的核心作用是让仿真器忽略VHDL代码里所有显式的延迟声明（比如after语句），所有信号的更新都用一个最小的时间单位来处理，非常适合RTL级的快速功能验证，既能保证逻辑正确性，又能大幅提升仿真速度。

内容的提问来源于stack exchange，提问作者Mxm89