VHDL 8位移位器在Modelsim中除输入向量外均未定义，求排查

核心问题分析 #

你遇到的仿真中信号全为未定义（U）的问题，主要由两个关键原因导致：

1. 复位未有效触发：你的DFF采用异步复位设计，但如果仿真激励中没有先给RESET置1的过程，DFF输出初始状态会是未定义的U，并通过电路持续传递，导致所有相关信号都处于未定义状态。
2. 左移连线逻辑错误：当前顶层代码的连线实现的是循环右移，和你需求的左移功能完全不符，即使复位正常，也无法实现预期的左移行为。

具体修复步骤 #

1. 确保仿真激励先执行复位 #

在Testbench中，必须先将RESET置1至少一个时钟周期，再拉低，让所有DFF输出清零：

-- 示例Testbench核心片段
signal LS          : std_logic := '0';
signal CLOCK       : std_logic := '0';
signal RESET       : std_logic := '1'; -- 初始置位复位
signal input_vector: std_logic_vector(7 downto 0) := "10101010";
signal dff_q_vector: std_logic_vector(7 downto 0);

-- 时钟生成
process
begin
    CLOCK <= not CLOCK;
    wait for 10 ns;
end process;

-- 复位释放逻辑
process
begin
    wait for 20 ns; -- 保持复位20ns
    RESET <= '0';
    wait;
end process;

2. 修正左移连接逻辑 #

根据你“左移一位”的需求，分两种场景调整连线：

场景1：普通左移（高位溢出，低位补0）

当LS='0'时，数据左移一位，最高位丢失，最低位补0，修正后的连线如下：

-- 顶层代码修正后的连线部分
dff_q_vector <= dff_q;

mux_0: my_mux_2to1 port map(s => LS, i0 => '0', i1 => input_vector(0), f => mux_out(0));
dff_0: my_dff     port map(D => mux_out(0), RESET => RESET, CLOCK => CLOCK, Q => dff_q(0));

mux_1: my_mux_2to1 port map(s => LS, i0 => dff_q(0), i1 => input_vector(1), f => mux_out(1));
dff_1: my_dff     port map(D => mux_out(1), RESET => RESET, CLOCK => CLOCK, Q => dff_q(1));

mux_2: my_mux_2to1 port map(s => LS, i0 => dff_q(1), i1 => input_vector(2), f => mux_out(2));
dff_2: my_dff     port map(D => mux_out(2), RESET => RESET, CLOCK => CLOCK, Q => dff_q(2));

mux_3: my_mux_2to1 port map(s => LS, i0 => dff_q(2), i1 => input_vector(3), f => mux_out(3));
dff_3: my_dff     port map(D => mux_out(3), RESET => RESET, CLOCK => CLOCK, Q => dff_q(3));

mux_4: my_mux_2to1 port map(s => LS, i0 => dff_q(3), i1 => input_vector(4), f => mux_out(4));
dff_4: my_dff     port map(D => mux_out(4), RESET => RESET, CLOCK => CLOCK, Q => dff_q(4));

mux_5: my_mux_2to1 port map(s => LS, i0 => dff_q(4), i1 => input_vector(5), f => mux_out(5));
dff_5: my_dff     port map(D => mux_out(5), RESET => RESET, CLOCK => CLOCK, Q => dff_q(5));

mux_6: my_mux_2to1 port map(s => LS, i0 => dff_q(5), i1 => input_vector(6), f => mux_out(6));
dff_6: my_dff     port map(D => mux_out(6), RESET => RESET, CLOCK => CLOCK, Q => dff_q(6));

mux_7: my_mux_2to1 port map(s => LS, i0 => dff_q(6), i1 => input_vector(7), f => mux_out(7));
dff_7: my_dff     port map(D => mux_out(7), RESET => RESET, CLOCK => CLOCK, Q => dff_q(7));

场景2：循环左移（最高位移到最低位）

如果需求是循环左移（左移后最高位的内容移到最低位），仅需修改mux_0的i0连接，其余连线保持和普通左移一致：

mux_0: my_mux_2to1 port map(s => LS, i0 => dff_q(7), i1 => input_vector(0), f => mux_out(0));
-- 其余mux和dff连线同普通左移的mux_1到mux_7部分

3. 完善多路选择器的默认赋值（可选） #

为避免LS为未知态（X）时信号保持未定义，可在多路选择器的process中添加默认赋值：

architecture my_mult_arch of my_mux_2to1 is 
begin 
    process(i0,i1,s)
    begin
        f <= i0; -- 默认赋值，覆盖s为非0/1的情况
        if s = '1' then
            f <= i1;
        end if;
    end process;
end my_mult_arch;

验证流程 #

1. 重新编译所有代码（组件+顶层）；
2. 在Testbench中加入复位激励和正确的时钟、LS控制信号；
3. 重新仿真，此时dff_q_vector会先被复位清零，之后随时钟和LS信号执行加载或左移操作。

内容的提问来源于stack exchange，提问作者rafas kout