Verilog 2001函数能否返回多值？该写法是否支持综合？

在Verilog 2001标准中，函数本身仅支持返回单个向量值，你提到的通过sample = {fIndex, fValue};拼接多信号成单总线返回，再用{index, value} = sample(val1, val2, operation);拆分赋值的写法，仿真可行是因为仿真工具严格遵循语法规则——只要函数返回的总线位宽与左侧赋值的总位宽匹配，语法层面完全合法。

关于综合工具的支持情况：

• 绝大多数主流综合工具（如Synopsys Design Compiler、Cadence Genus等）都支持这种写法。本质上这只是多信号的打包传输，综合时工具会自动拆解为对应独立信号，不会产生额外逻辑开销，效果和直接分别赋值多个信号完全等价。
• 需要注意几个关键细节：
  • 必须确保函数返回的总线位宽与左侧拆分后的信号总位宽完全一致，否则综合工具会报位宽不匹配错误，甚至出现截断或补零的意外结果。
  • 函数内部不能包含任何时序逻辑（如延迟、触发器），Verilog 2001要求函数必须是纯组合逻辑，这一点仿真和综合都严格遵循，违反会导致综合报错。
  • 部分老旧综合工具对这种拼接返回的写法兼容性可能较差，若遇到问题，可将函数拆分为多个独立函数分别返回单个值，或改用任务通过输出端口传递多值，这两种写法在Verilog 2001中都是标准且完全支持综合的。

内容的提问来源于stack exchange，提问作者artless-noise-bye-due2AI