VHDL-2008中信号过程重载的正确声明与处理方法问询

原代码问题分析 #

你提供的示例代码存在两个关键问题：

1. unsigned版本无限递归：未做显式类型转换时，编译器会匹配同类型的重载过程，导致无限递归调用自身。
2. std_logic版本合规性与歧义：直接尝试将std_logic标量转换为std_logic_vector会生成表达式而非信号对象，违反IEEE Std 1076-2008第4.2.2.3节关于信号参数的绑定要求；同时原代码的语法写法存在调用歧义。

重复编写核心逻辑会导致代码冗余、维护成本高，以下是两种更优的实现方案：

方案1：显式类型转换+信号别名（兼容VHDL-93/2008） #

该方案通过显式类型转换解决unsigned的递归问题，用信号别名处理std_logic标量到std_logic_vector的映射，完全符合IEEE标准，且无需重复核心逻辑：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

package body dummy_pkg is
    -- 核心过程：仅实现一次通用逻辑
    procedure dummy_procedure(
        signal value_1 : std_logic_vector;
        signal value_2 : std_logic_vector
    ) is
    begin
        assert value_1 = value_2
            report "dummy_procedure: value_1 and value_2 are not equal"
            severity error;
        wait until value_1'event or value_2'event;
    end procedure dummy_procedure;

    -- unsigned类型重载：显式转换为std_logic_vector调用核心过程
    procedure dummy_procedure(
        signal value_1 : unsigned;
        signal value_2 : unsigned
    ) is
    begin
        dummy_procedure(
            value_1 => std_logic_vector(value_1),
            value_2 => std_logic_vector(value_2)
        );
    end procedure dummy_procedure;

    -- std_logic类型重载：用别名将标量信号映射为1位std_logic_vector
    procedure dummy_procedure(
        signal value_1 : std_logic;
        signal value_2 : std_logic
    ) is
        -- 别名是原信号的引用，属于信号对象，符合标准要求
        alias slv_val1 : std_logic_vector(0 downto 0) is value_1;
        alias slv_val2 : std_logic_vector(0 downto 0) is value_2;
    begin
        dummy_procedure(
            value_1 => slv_val1,
            value_2 => slv_val2
        );
    end procedure dummy_procedure;

end package body dummy_pkg;

关键说明： #

• unsigned到std_logic_vector的转换是类型兼容的，转换后仍指向原信号对象，并非生成新值。
• 信号别名仅为原信号创建新的类型视图，未创建新信号，完全满足IEEE标准中信号参数的绑定要求。

方案2：通用过程（VHDL-2008及以上） #

利用VHDL-2008引入的通用过程，将核心逻辑抽象为与类型无关的通用实现，各个类型的重载过程仅需调用通用过程，彻底消除冗余：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

package body dummy_pkg is
    -- 通用核心过程：支持任意具备`=`运算符和`'event`属性的类型
    generic procedure core_dummy(
        type T;
        signal val1 : T;
        signal val2 : T
    ) is
    begin
        assert val1 = val2
            report "dummy_procedure: values are not equal"
            severity error;
        wait until val1'event or val2'event;
    end procedure core_dummy;

    -- std_logic_vector版本重载
    procedure dummy_procedure(
        signal value_1 : std_logic_vector;
        signal value_2 : std_logic_vector
    ) is
    begin
        core_dummy(T => std_logic_vector, val1 => value_1, val2 => value_2);
    end procedure dummy_procedure;

    -- unsigned版本重载
    procedure dummy_procedure(
        signal value_1 : unsigned;
        signal value_2 : unsigned
    ) is
    begin
        core_dummy(T => unsigned, val1 => value_1, val2 => value_2);
    end procedure dummy_procedure;

    -- std_logic版本重载
    procedure dummy_procedure(
        signal value_1 : std_logic;
        signal value_2 : std_logic
    ) is
    begin
        core_dummy(T => std_logic, val1 => value_1, val2 => value_2);
    end procedure dummy_procedure;

end package body dummy_pkg;

关键说明： #

• 通用过程将类型作为参数传入，核心逻辑仅需编写一次，适用于所有满足约束的类型。
• 需确保编译器支持VHDL-2008标准，部分老旧工具可能不兼容该特性。

内容的提问来源于stack exchange，提问作者Pelle