UVM测试平台应适配FPGA综合前RTL还是综合后门级网表？

核心应用阶段：针对综合前RTL代码 #

UVM的核心价值聚焦在功能验证阶段，对应的就是综合前的RTL（Verilog/SystemVerilog行为级代码）。FPGA设计里，RTL是整个设计的“黄金参考”，所有功能逻辑都在这一层定义。UVM的约束随机测试、可重用验证组件、覆盖率驱动验证等特性，能高效覆盖RTL的所有功能点，快速定位逻辑错误——这是整个验证流程中投入最大、收益最高的环节。行业里几乎所有FPGA项目的UVM验证平台，都是优先针对RTL开发的。

门级网表的UVM验证：仅作为补充场景 #

针对综合后门级网表的UVM验证并非主流实践，只在特定需求下开展：

• 当需要验证综合工具引入的异常（比如某些特殊逻辑的综合偏差、毛刺问题）
• 或需要结合时序信息，验证极端路径下的功能正确性时
  但门级仿真速度远慢于RTL仿真，且FPGA综合工具成熟度较高，大部分功能问题已经在RTL阶段被发现。实际操作中，一般是复用RTL阶段的UVM测试用例，做小规模的门级功能回归，不会专门为门级网表开发全新的UVM平台。

FPGA行业标准验证流程 #

行业内的典型验证流程是：

1. RTL功能验证：基于UVM搭建验证平台，完成约束随机测试、断言检查、功能/代码覆盖率收集，确保所有功能逻辑符合设计规格，覆盖率达标。
2. 综合后验证：复用RTL阶段的UVM测试集跑门级仿真，验证RTL与门级网表的功能一致性；同时通过静态时序分析（STA）检查时序违规，确保FPGA的时序满足要求。
3. 原型验证：将设计烧录到FPGA原型板上，做硬件层面的功能与性能验证，这一阶段一般不会直接用UVM，而是把仿真阶段的激励逻辑移植到原型上，或使用专用的原型验证工具。

内容的提问来源于stack exchange，提问作者Kerim Turak