弱内存架构下自旋锁CAS失败对乱序推测与RMW重排的影响

示例代码 #

// 自旋锁获取尝试
if (A.cas(expected, set)) {
    spinlock(C.loadRelaxed(), newVal);   // 也可以是seq_cst屏障
}
B.write(value);

// 自旋锁实现
public void spinlock(V exp, V set) {
    if (!C.weakCASRelaxed(exp, set)) {
        if (exp == C.loadRelaxed()) {
            do {
                if (C.weakCASRelaxed(exp, set)) return;
            } while (
                    exp == C.loadRelaxed()
            );
        }
        return;
    } else return;
}

已知条件 #

• A.cas为relaxed语义的CAS/LL-SC操作；
• B.write是针对不同地址的relaxed存储；
• 自旋锁会持续重试直到CAS成功。

认知模型 #

路径1（CAS成功） #

• 由于分支被执行，自旋锁/内存屏障会强制顺序，因此 B 的执行顺序在 A 之后。

自旋锁内部控制依赖对程序顺序（PO）的约束逻辑 #

• 仅在首次自旋时：
  • 若推测while条件为假：
    • 乱序重排窗口仅会填充重试操作；
    • 只要推测窗口无法预见CAS成功的场景，就会持续生成重试事件。
• 若推测while条件为真：则遵循原有relaxed内存模型约束（回到路径2场景）

路径2（CAS失败） #

• 分支未被执行，A与B之间无顺序约束，在弱内存模型（WMM）下B可能先于A被其他线程观测到。

疑问点 #

1. 若CPU推测CAS会失败，提前执行/准备B的操作，但实际验证后CAS成功，此时从架构层面B不应因自旋锁控制流或内存屏障而先于A执行。弱内存架构如何避免这种“回溯性违规”？
2. CAS失败的自旋锁尝试是否会对B的乱序窗口形成屏障？
3. CAS成功时B先于A被观测到在架构层面是否合法？
4. 这与TSO/x86架构中锁定RMW操作强制程序顺序的行为有何差异？
5. 如何理清推测微架构行为与弱内存模型（WMM）架构保障之间的矛盾？

补充背景 #

本问题的认知模型基于以下假设：

• 现代乱序调度器会根据流水线执行前构建的推测窗口实时进行重排。

补充问题 #

ROB的输入来源是什么？

解答 #

1. 弱内存架构如何避免“回溯性违规”？ #

架构层面的内存模型只承诺可见性的最终一致性，推测执行是微架构实现细节，必须保证不违反架构规则。

当CPU推测A.cas失败并提前执行B.write时，B.write的结果会暂存在CPU的存储缓冲区（Store Buffer）或重排序缓冲区（ROB）中，不会立即提交到全局内存。一旦A.cas验证为成功，CPU会触发推测回滚：所有基于“CAS失败”推测执行的操作（包括B.write）都会被撤销，随后按照正确的程序顺序重新执行——先完成A.cas和自旋锁逻辑，再执行B.write。

弱内存架构的核心保障是：任何提交到全局内存的操作，必须符合程序顺序中被架构规则允许的重排。推测执行的临时操作不会暴露到全局，因此不会造成“回溯性违规”。

2. CAS失败的自旋锁尝试是否会对B的乱序窗口形成屏障？ #

不会。C.weakCASRelaxed是relaxed语义操作，本身不提供内存屏障效果；自旋锁内部的循环仅包含普通relaxed加载和CAS，不会对外部的B.write形成乱序约束。

只有当A.cas成功进入自旋锁分支，且自旋锁内使用了seq_cst fence（如代码注释所示）时，才会强制后续操作（包括B.write）在该屏障之后执行。若仅使用relaxed语义的自旋逻辑，A.cas成功后，B.write与A.cas之间的顺序约束仅来自控制依赖——而在ARM/Power等弱内存模型中，控制依赖通常不会强制存储操作的顺序，除非配合显式屏障或更强的内存语义。

3. CAS成功时B先于A被观测到是否合法？ #

如果A.cas是relaxed语义，且自旋锁内没有显式内存屏障，那么在弱内存模型下是合法的。

原因在于：relaxed CAS仅保证自身是原子的RMW操作，但不提供与其他relaxed操作的顺序约束。控制依赖（if分支执行）在弱内存模型中，不会自动为分支内、外的操作建立顺序——除非分支内的操作是seq_cst语义，或者显式插入了内存屏障。

只有当自旋锁内的seq_cst fence生效时，才会强制B.write在A.cas之后被全局观测到。

4. 与x86/TSO架构的差异 #

x86的TSO模型默认保证：

• 所有存储操作按程序顺序提交到全局内存（存储缓冲区按FIFO规则刷新）；
• 锁定的RMW操作（如lock cmpxchg）会自动刷新存储缓冲区，并且强制所有后续操作在该RMW之后执行。

因此在x86上，即使A.cas是锁定操作，无论分支是否执行，B.write都不会先于A.cas被其他线程观测到——这源于TSO的存储缓冲区FIFO规则，以及锁定RMW的强顺序性。

而弱内存模型（ARM/Power）没有这些默认约束：

• relaxed存储可以乱序提交；
• relaxed CAS不会自动刷新存储缓冲区，也不强制与其他操作的顺序；
• 控制依赖不提供顺序保障，必须显式使用屏障或更强的内存语义。

5. 推测微架构与WMM的矛盾化解 #

两者并不矛盾：

• WMM是架构层面的契约：定义了程序中操作可见性的合法顺序，是程序员需要遵守的规则；
• 推测执行是微架构优化：CPU可以通过推测提升性能，但必须保证最终提交到全局内存的操作符合WMM规则。

推测执行的临时操作（如提前执行的B.write）不会被其他线程观测到，一旦推测错误，这些操作会被回滚。因此微架构的推测行为不会违反WMM的架构承诺——WMM只关心最终的可见性，不关心中间的推测过程。

补充问题：ROB的输入来源是什么？ #

重排序缓冲区（ROB）的输入来自CPU的指令调度器（Scheduler）。指令调度器从指令解码单元获取解码后的微操作（uop），根据数据依赖和资源可用性，将微操作调度到执行单元执行；执行完成的微操作会被送入ROB，等待提交（commit）到全局状态（如寄存器、内存）。

ROB的核心作用是跟踪推测执行的操作，确保在推测错误时可以安全回滚，同时保证提交的操作符合程序顺序和内存模型规则。

内容的提问来源于stack exchange，提问作者Delark