求助：VSCode(DVT)实现Emacs风格Verilog端口与信号声明对齐缩进

针对你从Emacs转VSCode+DVT开发Verilog时遇到的声明对齐需求，以下是几种可行方案：

1. 利用DVT自带格式化配置 #

DVT针对VLSI设计做了专属优化，直接调整内置规则即可实现对齐：

• 打开VSCode设置，搜索DVT Verilog Formatting
• 勾选Align Port Declarations，开启端口名称对齐
• 找到Align Variable Declarations选项并启用，实现logic等信号的名称对齐
• 还可自定义缩进宽度、分隔符间距等细节，完全匹配Emacs中的格式化效果

2. 修复VSCode调用Emacs verilog-mode的任务配置 #

若要复用Emacs的verilog-mode格式化逻辑，可调整任务配置解决之前的失败问题：

• 确保本地已安装Emacs，且verilog-mode.el在Emacs加载路径中
• 在VSCode的.vscode/tasks.json中添加以下任务：

{
    "version": "2.0.0",
    "tasks": [
        {
            "label": "Emacs Verilog Format",
            "type": "shell",
            "command": "emacs --batch --eval '(progn (require \"verilog-mode\") (find-file \"${file}\") (verilog-indent-buffer) (save-buffer))'",
            "problemMatcher": [],
            "group": {
                "kind": "build",
                "isDefault": false
            }
        }
    ]
}

• 保存后按Ctrl+Shift+B选择该任务即可格式化当前文件，注意文件路径若含空格需用引号包裹

3. 尝试第三方Verilog格式化插件 #

如果DVT配置无法满足需求，可选择第三方插件：

• 安装Verilog-HDL/SystemVerilog/Bluespec SystemVerilog插件，开启其设置中的Align Declarations选项
• 或使用Formatter for Verilog插件，自定义端口、变量的名称对齐规则

内容的提问来源于stack exchange，提问作者chainastole