RISC-V压缩指令(RVC)连续偶数个布局是否利于RAM到I-Cache传输性能？

核心结论 #

连续偶数个RVC指令的代码布局在特定场景下具备实际性能意义，并非完全无关，其影响程度取决于CPU内存子系统的具体设计。

具体分析 #

• 缓存行传输的粒度匹配：多数RISC-V处理器的I-Cache行大小为32或64字节，RAM向缓存传输数据时以整行为单位。若连续偶数个RVC指令（总长度为4字节的倍数）组成的代码块对齐到4字节边界，能降低指令跨缓存行的概率——跨行指令会触发两次RAM访问，额外增加延迟与总线开销。
• 非对齐访问的额外损耗：尽管RVC允许2字节地址对齐，但如果单个指令块跨越缓存行边界，CPU需要拆分访问请求，分别读取两个缓存行的片段数据，这会消耗更多周期。而4字节对齐的RVC指令块（偶数个连续RVC）能减少这类拆分操作的发生频次。
• 混合指令场景的收益稀释：若代码中频繁穿插4字节非压缩指令，刻意布局偶数个RVC的收益会被削弱——因为非压缩指令强制4字节对齐，自然会带动代码块对齐缓存行边界。

相关参考依据 #

• RISC-V官方ISA手册中RVC章节指出，压缩指令设计兼顾代码密度与内存访问效率，推荐在可行时保持代码块的4字节对齐，以匹配多数内存系统的传输粒度。
• 主流RISC-V内核（如SiFive U系列、西部数据SweRV）的优化文档中，明确提及对齐指令块对缓存命中率、访问延迟的正向作用，其中包含针对RVC指令的布局建议。

内容的提问来源于stack exchange，提问作者EnzoR