能否实现SystemVerilog中property的条件式括号配对？

你的方案完全可行——只要让高亮工具基于上下文识别property的两种不同语法角色即可，核心是区分property声明和assert语句中的property调用两种场景：

具体实现思路 #

• 针对property声明：仅当property作为独立起始关键字、后接属性名称时，才将其与endproperty标记为括号对并启用高亮。比如匹配^\s*property\s+\w+这类模式，触发括号配对逻辑。
• 针对assert实例化：当property前面紧跟assert关键字时，不将其识别为括号对的起始，而是把assert property作为一个整体的语句结构处理，此时工具会正常解析后面的()参数，不会错误地寻找endproperty来配对。

配置示例（以VS Code语言扩展为例） #

如果使用的是VS Code的SystemVerilog语法插件，可以在语法规则配置中添加上下文判断：

// 识别独立的property声明，关联endproperty配对
{
  "name": "keyword.control.property.systemverilog",
  "match": "\\bproperty\\b",
  "context": [
    {
      "not": {
        "match": "\\bassert\\b\\s*",
        "lookbehind": true
      }
    }
  ],
  "next": "property-body"
},
// 识别assert中的property调用，处理后续参数括号
{
  "name": "keyword.control.assert-property.systemverilog",
  "match": "\\bassert\\s+property\\b",
  "next": "assert-property-arguments"
}

不同编辑器的高亮工具配置语法略有差异，但核心逻辑一致：通过上下文关键字（如assert）区分property的两种用法，只要工具支持基于上下文的语法规则（主流IDE/编辑器的语言扩展基本都支持），就能同时保留声明的高亮配对和实例化的正常语法高亮。

内容的提问来源于stack exchange，提问作者Tharaqon