FPGA上I2C状态机的时序问题及代码合理性咨询

一、SCL四分频方案的合理性与替代方法 #

将SCL时钟四分频生成时序信号的方案完全合理。I²C协议核心要求是：SDA数据必须在SCL高电平时保持稳定，仅能在SCL低电平期间更新。四分频后得到的子时钟信号，可为内部寄存器（移位寄存器、状态机等）提供足够的建立/保持时间，避免系统时钟与SCL时钟不同步导致的时序违例。

更推荐的灵活方案是基于系统时钟的多节拍状态机设计：把SCL的一个完整周期拆分为多个子状态（如SCL低电平启动、SDA更新、SCL高电平启动、SDA采样、SCL低电平结束），每个子状态对应系统时钟的若干节拍。这种方式可直接匹配I²C协议的时序参数（如t_SU_DATA、t_HOLD_DATA、t_SU_STOP等），适配不同速率的I²C模式（标准100kHz、快速400kHz），无需额外分频电路，状态转换的时序控制更精准。

二、STOP条件的时钟周期要求 #

STOP条件不需要严格绑定到第10个时钟周期。

I²C协议规则：每个字节传输包含8个数据位（对应8个SCL脉冲），第9个SCL脉冲用于ACK/NACK采样。在第9个SCL脉冲结束后，只要满足以下两个条件即可发起STOP：

1. SCL保持高电平；
2. SDA从低电平跳变为高电平。

核心是满足STOP的时序参数（如t_SU_STOP：SDA跳变前SCL高电平的最小保持时间），不需要计数到第10个时钟周期。实际设计中，只要在ACK采样完成后，确保SCL处于高电平状态，再切换SDA即可。

三、状态机代码的合理性分析 #

你的代码如下：

clock_div : process(clk)
begin
    if rising_edge(clk) then
        if scl_count = (scl_clk - 1) then
            scl_count <= 0;
            scl_en <= not scl_en;
            scl_trig <= '1';
        else
            scl_count <= scl_count + 1; 
            scl_trig <= '0';
        end if;
    end if;
end process;

process(clk)
begin
 if rising_edge(clk) then

    case state is

    when IDLE=>
     scl_bus <= '1';
     sda_bus <= '1';
     state <= START1;

     when START1=>
     sda_bus <= '0';
     state <= START2;
     
     when START2=>
     scl_bus <= scl_en;
     state <= SEND_BITS;
    
     when SEND_BITS=>
      scl_bus <= scl_en;
     if scl_bus = '0' then
        sda_bus <= shift_reg(bit_cnt);
     elsif scl_bus = '1' and scl_trig = '1' then 
         if bit_cnt = 0 then
        state <= READY_ACK;
                bit_cnt <= 7;
         else 
            bit_cnt <= bit_cnt - 1;
      end if;
     end if;
     
      when READY_ACK=>
      scl_bus <= scl_en;
      if scl_en <= '0' then
      sda_bus <= '1';
      state <= ACK_CONFIRM;
      end if;

     when ACK_HIGH=>
     scl_bus <= scl_en;
     if scl_en = '1' then
     ack <= not SDA;
     state <= ACK_CONFIRM;
     end if;

     when ACK_CONFIRM=>
     scl_bus <= scl_en;
     if ack = '1' then
     state <= ERROR;
     else
     state <= STOP1;
     end if;
     
     when STOP1=>
     scl_bus <= '1';
     state <= STOP2;

     when STOP2=>
     sda_bus <= '1';
     state <= IDLE;

            when OTHERS =>
            end case;
        end if;
end process;

代码的合理部分 #

1. 时钟分频逻辑：通过计数器生成scl_en（SCL时钟使能）和scl_trig（边沿触发信号），思路正确，能实现SCL时钟的分频控制，为状态机提供时序同步信号。
2. START/STOP条件的状态转换：START状态先拉低SDA再拉低SCL，STOP状态先拉高SCL再拉高SDA，完全符合I²C协议的START/STOP时序要求。
3. 数据发送逻辑：在SCL低电平时更新SDA，高电平时触发位计数，符合I²C数据传输的“低电平更新、高电平采样”规则。

代码的问题与修正建议 #

1. IDLE状态逻辑错误：当前IDLE状态会直接跳转到START1，导致系统上电后自动循环发送START，无法真正进入空闲等待状态。建议添加启动触发信号（如start_cmd），仅当start_cmd有效时才从IDLE进入START1。
2. ACK采样逻辑缺失：代码定义了ACK_HIGH状态，但无任何状态跳转到该状态，导致无法采样从机的ACK信号。正确逻辑应为：在READY_ACK释放SDA后，等待SCL高电平到来，进入ACK_HIGH状态采样SDA引脚电平，再跳转到ACK_CONFIRM判断ACK是否有效。
3. 缺少信号初始化：bit_cnt、state等寄存器无初始化，上电后可能处于未知状态。建议添加同步复位逻辑，复位时将state置为IDLE，bit_cnt置为7。
4. READY_ACK状态判断冗余：if scl_en <= '0'写法冗余，直接用if scl_en = '0'即可；且当前逻辑直接跳转到ACK_CONFIRM，未等待SCL高电平采样ACK，需调整状态跳转路径。

内容的提问来源于stack exchange，提问作者Gaming x Juan