五级流水线FPGA处理器：PC计数器与同步指令缓存接口设计难题

我用VHDL实现了一款将部署在FPGA上的简易五级流水线处理器，无缓存时设计运行完全正常，但添加指令缓存后出现了功能异常。

问题根源应该是FPGA上的大容量缓存必须用Block RAM实现，而Block RAM是同步器件，存在1周期的读取延迟。目前线上公开的资料大多采用异步指令存储器直接接入IF/ID寄存器，但我的设计中，指令缓存的输出实际上充当了IF/ID寄存器的角色，这就导致了时序不匹配。

我的核心困境是：如何在缓存缺失时停滞PC计数器，同时避免命中时不必要地停滞PC，导致同一条指令被重复输出。举个具体场景：
当PC设为PC=0x04时发生缓存缺失，当前缓存会在接收并输出有效数据前标记输出无效。但在缓存最终接收并输出PC=0x04对应指令的同一周期，PC仍然保持为0x04，这会导致指令缓存尝试再次读取并输出该指令，引发重复执行的问题。

我试过各种临时的权宜之计，但这些方案在边缘场景下都会失效，显然不是正确的解决思路。我感觉自己遗漏了流水线设计中的关键环节，或者存在某种标准的PC计数器与缓存的接口设计可以规避这类问题，希望能得到相关的技术建议。

内容的提问来源于stack exchange，提问作者Aidan Levy