Verilog模块间信号连接及ALU与移位器整合测试平台实现

你已经完成了IJVM中ALU和移位器的Verilog实现，接下来我们通过创建顶层模块把这两个模块无缝连接，同时编写对应的测试平台验证整体功能。

一、模块整合：创建顶层模块 #

核心思路是实例化ALU和移位器两个子模块，将ALU的result端口直接连接到移位器的Alu_Out端口，同时把所有外部控制信号、时钟、输入输出从顶层模块引出，方便后续测试和集成到更大的IJVM系统中。

顶层模块代码 #

// 顶层模块：整合ALU与移位器
module alu_shifter_top(
    output [0:31] shift_out,       // 移位器最终输出
    input [0:31] A, B,             // ALU输入操作数
    input [0:5] alu_control,       // ALU控制信号
    input sll, sr,                 // 移位器控制信号
    input clk                      // 时钟信号
);

// 内部连线：连接ALU输出和移位器输入
wire [0:31] alu_to_shifter;

// 实例化ALU模块
alu alu_inst(
    .result(alu_to_shifter),
    .A(A),
    .B(B),
    .control(alu_control)
);

// 实例化移位器模块
shifter shifter_inst(
    .C(shift_out),
    .sll(sll),
    .sr(sr),
    .Alu_Out(alu_to_shifter),
    .clk(clk)
);

endmodule

已实现的子模块代码 #

ALU模块

//code for alu
module alu(result,A,B,control);
output reg [0:31] result;
input [0:31] A;
input [0:31]B;
input [0:5]control;
always @(*)
begin
case(control) //F0 f1 ena enb inva inc fun
6'b011000:result=A;
6'b010100:result=B;
6'b011010:result=~A;
6'b101100:result=~B;
6'b111100:result=A+B;
6'b111101:result=A+B+1;
6'b111001:result=A+1;
6'b110101:result=B+1;
6'b111111:result=B-A;
6'b110110:result=-A;
6'b001100:result=A&B;
6'b011100:result=A|B;
6'b010000:result=0;
6'b110001:result=1;
6'b110010:result=-1;
default:result=0;
endcase
end
endmodule

移位器模块

//code for shifter
module shifter(C,sll,sr,Alu_Out,clk);
output reg [0:31]C;
input clk;
input sll,sr;
input [0:31]Alu_Out;
integer i;
always @(posedge clk)
begin
if(sll==1'b1 && sr==1'b0)
begin
for(i=0;i<24;i=i+1)
begin
C[i]<=Alu_Out[i+8];
end
for(i=31;i>23;i=i-1)
begin
C[i]<=0;
end
end
if(sll==1'b0 && sr==1'b1)
begin
C[0]<=Alu_Out[0];
for(i=0;i<31;i=i+1)
begin
C[i+1]<=Alu_Out[i];
end
end
end
endmodule

二、编写测试平台 #

测试平台需要模拟输入信号的变化，包括ALU的操作数、控制信号，移位器的移位控制信号和时钟，然后观察输出是否符合预期。

测试平台代码 #

// 测试平台：验证ALU+移位器的整体功能
module alu_shifter_tb;

// 声明测试信号
reg [0:31] A, B;
reg [0:5] alu_control;
reg sll, sr;
reg clk;
wire [0:31] shift_out;

// 实例化顶层模块
alu_shifter_top dut(
    .shift_out(shift_out),
    .A(A),
    .B(B),
    .alu_control(alu_control),
    .sll(sll),
    .sr(sr),
    .clk(clk)
);

// 生成时钟信号：周期10ns，占空比50%
initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

// 测试序列：覆盖典型ALU操作+移位场景
initial begin
    // 初始化所有信号
    A = 32'h000000FF;
    B = 32'h0000FF00;
    alu_control = 6'b000000;
    sll = 0;
    sr = 0;
    #10;

    // 测试1：ALU输出A，然后左移8位
    alu_control = 6'b011000; // ALU输出A=0x000000FF
    #10;
    sll = 1;
    #10; // 时钟上升沿触发移位，预期shift_out=0x0000FF00
    sll = 0;
    #10;

    // 测试2：ALU计算A+B，然后右移（按当前移位器逻辑）
    alu_control = 6'b111100; // A+B=0x0000FFFF
    #10;
    sr = 1;
    #10; // 按移位器逻辑，输出为0x0000FFFE（C[0]=1，C[1~31]对应原Alu_Out[0~30]）
    sr = 0;
    #10;

    // 测试3：ALU输出~A，然后左移8位
    alu_control = 6'b011010; // ~A=0xFFFFFF00
    #10;
    sll = 1;
    #10; // 预期shift_out=0xFFFF0000
    sll = 0;
    #10;

    // 测试4：ALU输出-1，然后右移
    alu_control = 6'b110010; // 输出0xFFFFFFFF
    #10;
    sr = 1;
    #10; // 预期shift_out=0xFFFFFFFF（按当前移位器逻辑）
    sr = 0;
    #10;

    // 结束仿真
    $finish;
end

// 实时打印信号值，方便观察结果
initial begin
    $monitor("Time=%0t | A=%h | B=%h | ALU_CTRL=%b | SLL=%b | SR=%b | SHIFT_OUT=%h", 
             $time, A, B, alu_control, sll, sr, shift_out);
end

endmodule

测试平台说明 #

• 时钟生成：用forever循环生成周期10ns的时钟，满足移位器的时序触发要求。
• 测试序列：覆盖了ALU的输出操作数、算术运算、逻辑运算，以及移位器的左移、右移场景，确保核心功能被验证。
• $monitor：实时打印所有关键信号的数值，在仿真时可以直接在控制台观察结果；也可以通过波形工具（如ModelSim、Vivado Simulator）查看信号的时序变化。

内容的提问来源于stack exchange，提问作者Arpit Bal