Verilog中二进制字面量加法结果不符预期的问题求助

嘿，我一眼就看出问题出在哪了——这不是加法器逻辑本身的错误，是Verilog解析数字的规则坑了你！

What's Going Wrong? #

Verilog对无后缀数字的解析有个默认规则：

• 如果数字以0开头，它会被当作八进制数处理，而不是你以为的二进制
• 只有以1-9开头的数字才会被默认解析为十进制

你在testbench里写的a <= 00000010;，看起来是二进制的2，但Verilog把它当成了八进制数解析——这就是为什么输出里的数值和你预期不符。至于为什么00000001能正常工作？因为八进制的1和二进制的1数值完全一致，所以加法结果自然正确。

The Easy Fix #

解决方法超简单：给你的二进制数值加上明确的基数前缀8'b（表示8位二进制数），这样Verilog就会严格按照你预期的二进制格式解析数值。

修改后的testbench代码如下：

module testbench; 
    reg [7:0]a; 
    reg [7:0]b; 
    reg cin; 
    wire [7:0]s; 
    wire co; 

    Adder add(a, b, cin, s, co); 

    initial begin 
        $dumpfile("result.vcd"); 
        $dumpvars; 
        a <= 8'b00000010;  // 明确指定为8位二进制数
        b <= 8'b00000010; 
        cin <= 1'b0;       // 给cin也加上二进制前缀更规范
        #5 $monitor("time=%4d: %b + %b + %b: sum = %b, carry = %b\n",$time,a,b,cin,s,co); 
    end 
endmodule

A Quick Optimization Tip #

另外，你的Carry模块里，和位s的表达式可以简化成更简洁的异或运算，逻辑完全等价，代码可读性更高：

assign s = a ^ b ^ cin;

这个优化不影响功能，但能让代码看起来清爽很多。

What You'll See After Fixing #

修改后重新仿真，你就能得到预期的结果了：

time= 5: 00000010 + 00000010 + 0: sum = 00000100, carry = 0

内容的提问来源于stack exchange，提问作者TheGman