VHDL中rising_edge函数为何触发下降沿？T触发器仿真异常求助

你的T触发器仿真行为不符合预期，核心问题出在进程敏感列表的错误定义以及信号赋值的冗余逻辑上，我们一步步拆解：

1. 敏感列表的错误 #

你当前的进程敏感列表包含了EN、T和CLK，但对于同步触发器来说，只有时钟信号CLK需要出现在敏感列表中。把EN和T加入敏感列表会导致：

• 进程在EN或T变化时就触发，而非仅在时钟边沿触发，这会打乱同步逻辑的时序行为
• 部分仿真工具可能对这种非标准的敏感列表产生异常的边沿检测判断，这就是你看到下降沿触发的主要原因

2. 冗余的信号赋值 #

你的代码中Q被重复赋值：

else
  Q <= temp_q;
end if;
Q <= temp_q;

最后一行的Q <= temp_q会覆盖前面的赋值，所以else分支里的赋值完全多余，而且把Q的赋值放在进程内会让它的更新依赖于进程触发时机，而非直接跟随temp_q的变化。

修正后的代码 #

这里是符合同步T触发器（带使能）规范的写法：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TFF is
  Port (
    EN  : in std_logic;
    T   : in std_logic;
    CLK : in std_logic;
    Q   : out std_logic
  );
end TFF;

architecture Behavioral of TFF is
  signal temp_q : std_logic := '0'; -- 内部存储触发器状态
begin
  proc1 : process (CLK) -- 仅时钟信号作为敏感源
  begin
    if rising_edge(CLK) then -- 仅在时钟上升沿执行逻辑
      if EN = '1' then -- 使能有效时才响应T输入
        if T = '1' then
          temp_q <= not temp_q; -- T=1时翻转状态
        end if;
        -- T=0时，temp_q自动保持原值，无需额外赋值
      end if;
    end if;
  end process proc1;

  Q <= temp_q; -- 直接将内部状态输出，避免进程内的冗余赋值
end Behavioral;

为什么这样修复？ #

• 敏感列表仅保留CLK，确保进程仅在时钟边沿触发，严格遵循同步逻辑的时序规则
• 将Q的赋值移到进程外部，让它直接跟随内部状态temp_q的变化，避免进程触发时机带来的异常
• 移除了冗余的赋值逻辑，代码更简洁且符合VHDL的最佳实践

这样修改后，你的T触发器应该会在时钟上升沿正确触发翻转了。

内容的提问来源于stack exchange，提问作者Kyle