VC709 FPGA板载差分时钟转单端时钟后LED无反应问题排查

从你提供的代码片段和描述来看，代码能通过综合但LED无反应，大概率是时钟处理、逻辑设计或者约束环节出了问题，我帮你梳理几个关键排查点：

1. 差分时钟IBUFGDS实例化错误 #

你的代码里IBUFGDS的实例化看起来没写完，正确的差分时钟缓冲器需要同时连接正端（I）和负端（IB）引脚，而且IO标准必须匹配VC709的板载时钟：
VC709的板载差分系统时钟采用LVDS_25标准，你当前设置的IOSTANDARD("DEFAULT")是错误的，会导致时钟无法正确采样。另外要确认IBUFGDS的端口连接是否完整：

IBUFGDS #(
    .DIFF_TERM("FALSE"),       // VC709板载时钟已带外部终端，无需内部终端
    .IBUF_LOW_PWR("TRUE"),
    .IOSTANDARD("LVDS_25")     // 必须匹配板载时钟的IO标准
) IBUFGDS_inst (
    .O(clk),                   // 输出单端时钟
    .I(DIFF_SYS_P),            // 差分时钟正端
    .IB(DIFF_SYS_N)            // 差分时钟负端（你代码里可能漏了这个！）
);

2. 时钟信号重复定义冲突 #

你的模块端口已经声明了output clk，但内部又重复定义了wire clk，这会导致信号冲突，综合工具可能会忽略其中一个，最终时钟无法正常驱动逻辑。解决方法是去掉内部的wire clk声明，或者把端口直接声明为output wire clk：

module leds( 
    input DIFF_SYS_P, 
    input DIFF_SYS_N, 
    output reg [7:0] leds=8'd0, 
    output wire clk           // 直接声明为wire类型，无需内部再定义
); 
reg [31:0] count =0;
// 去掉这里的wire clk;

3. 计数器位宽过大，LED变化过慢 #

假设VC709的板载时钟是200MHz，32位计数器从0溢出到2^32-1需要约21秒，这么慢的变化你根本看不到LED状态改变！建议缩小计数器位宽，或者设置一个固定的翻转阈值，比如让LED每秒翻转一次：

always @(posedge clk) begin
    if(count == 200_000_000 - 1) begin  // 200MHz时钟计数1秒
        count <= 0;
        leds <= ~leds;                  // LED翻转
    end else begin
        count <= count + 1;
    end
end

如果想要更快的闪烁，可以减小阈值，比如100_000_000就是0.5秒翻转一次。

4. 缺少复位信号，寄存器初始状态不可靠 #

虽然你给寄存器加了初始值，但Xilinx FPGA的上电初始值有时候依赖工具推断，不如显式复位可靠。建议添加板载复位信号（VC709的复位引脚是B22，低电平有效），确保上电后计数器和LED处于已知状态：

module leds( 
    input DIFF_SYS_P, 
    input DIFF_SYS_N, 
    input rst_n,  // 新增复位信号，低电平有效
    output reg [7:0] leds=8'd0, 
    output wire clk
); 
reg [31:0] count =0;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        count <= 0;
        leds <= 8'd0;
    end else begin
        if(count == 200_000_000 - 1) begin
            count <= 0;
            leds <= ~leds;
        end else begin
            count <= count + 1;
        end
    end
end

5. 未添加正确的引脚与时序约束 #

这是最容易被忽略的环节！如果没有XDC约束文件：

• 工具不知道DIFF_SYS_P/N、leds对应哪些物理引脚，可能随便分配到了未连接的引脚；
• 工具无法进行时钟时序分析，可能导致时钟路径布线不合理，时钟无法正常工作。

VC709的关键约束示例（XDC文件）：

# 差分时钟引脚约束
set_property PACKAGE_PIN U22 [get_ports DIFF_SYS_P]
set_property PACKAGE_PIN U21 [get_ports DIFF_SYS_N]
set_property IOSTANDARD LVDS_25 [get_ports {DIFF_SYS_P DIFF_SYS_N}]

# LED引脚约束（以8个LED为例，具体引脚参考VC709手册）
set_property PACKAGE_PIN M20 [get_ports leds[0]]
set_property PACKAGE_PIN M19 [get_ports leds[1]]
set_property PACKAGE_PIN K20 [get_ports leds[2]]
set_property PACKAGE_PIN K19 [get_ports leds[3]]
set_property PACKAGE_PIN J20 [get_ports leds[4]]
set_property PACKAGE_PIN J19 [get_ports leds[5]]
set_property PACKAGE_PIN H20 [get_ports leds[6]]
set_property PACKAGE_PIN H19 [get_ports leds[7]]
set_property IOSTANDARD LVCMOS25 [get_ports leds[*]]

# 时钟时序约束（200MHz时钟，周期5ns）
create_clock -period 5.000 -name clk -waveform {0.000 2.500} [get_ports clk]

先从这几个点逐一排查，尤其是IBUFGDS的连接和约束文件，大概率能解决你的问题。

内容的提问来源于stack exchange，提问作者Saloni Raina