评估非连续内存访问场景下RAM的最坏情况有效带宽

咱们来聊聊主内存到CPU在最坏场景下的有效内存“带宽”——也就是数据处理的字节吞吐量。这里的最坏场景定义很明确：连续访问的地址间隔过大，导致RAM缓存完全失效。这种情况下，核心瓶颈其实是RAM延迟，而非我们常说的“带宽”（后者特指传输大连续数据块时的理想吞吐量）。

场景假设与核心逻辑 #

假设我们处理的是64位（8字节）的数据，每次读取的地址间隔大到完全命中不了任何缓存（L1/L2/L3都miss，直接落到主存）。此时CPU每发起一次数据请求，都得等DRAM完成一整套完整的访问流程：行激活、列寻址、数据读取、预充电，全程没有缓存来加速，完全依赖DRAM的原生延迟。

怎么计算有效吞吐量？ #

举个实际的例子，拿常见的DDR4-3200内存来说：

• 它的核心时钟频率是1.6GHz（因为DDR4的3200MHz是数据速率，核心时钟是一半）
• 假设CAS延迟（CL）是15，再加上RAS到CAS延迟（tRCD）、预充电时间（tRP）这些，总延迟大概在20-25个时钟周期左右，咱们取20个时钟周期来算：
  总延迟 = 20 / 1.6GHz = 12.5纳秒
• 每次访问只能拿到8字节的数据，那有效吞吐量就是：8字节 / 12.5纳秒 = 640MB/s

对比一下DDR4-3200标称的25.6GB/s连续带宽，这个数值差了整整40倍！这就是缓存失效随机访问和连续访问的天壤之别——连续访问时DRAM可以持续传输数据，而随机访问每次都要重新启动整个访问流程，大部分时间都在等延迟，实际传输的数据量少得可怜。

几个关键影响因素 #

• DRAM延迟参数：CAS、tRCD、tRP这些参数的总和决定了单次访问的总时钟周期，参数越大，延迟越高，有效吞吐量越低。
• CPU内存控制器：比如是否支持多通道，但在缓存完全失效的随机访问场景下，多通道的提升非常有限——因为每个请求都是独立的，没法像连续访问那样利用多通道并行传输。
• 单次读取的数据量：比如用AVX指令单次读取32字节，但DRAM的访问延迟还是存在，只是单次拿到的数据变多，有效吞吐量会成比例提升，但依然远低于连续带宽。

内容的提问来源于stack exchange，提问作者Benoit Sanchez