Verilog综合问题：寄存器classe始终停留在最后一个if语句赋值结果

兄弟，你猜的完全对！问题就出在always块的触发方式和时序控制上——如果你的代码用了组合逻辑型的always @(*)，当1200个向量一次性被加载到判断逻辑里时，四个if语句会同时执行，最后一个满足条件的赋值会直接覆盖前面所有的结果，因为组合逻辑是“即时响应”的，没有寄存器锁存每一步的状态。而你的testbench应该是逐个时钟周期给输入向量，所以每一步的classe都能被正确更新，不会被后续值覆盖。

具体修改方案 #

1. 切换到时序逻辑always块 #

把原来的组合逻辑always块改成时钟边沿触发的时序逻辑，这样每一个时钟周期只处理一个向量，classe的赋值会被寄存器锁存，不会被后续向量立刻覆盖。

2. 添加计数器遍历向量 #

需要一个计数器来逐个索引1200个向量，每时钟周期递增一次，依次取出下一个向量进行判断。

3. 示例修改代码 #

假设你原来的组合逻辑代码是这样的：

// 错误的组合逻辑写法，会导致多向量同时处理时赋值覆盖
always @(*) begin
  classe = 2'b00;
  if (vec满足条件A) classe = 2'b01;
  if (vec满足条件B) classe = 2'b10;
  if (vec满足条件C) classe = 2'b11;
  // 多个独立if会导致只要条件满足就覆盖，哪怕前面的条件也成立
end

改成带时序控制和计数器的版本：

reg [10:0] vec_cnt;       // 11位计数器，足够覆盖1200个向量（2^11=2048）
reg [15:0] current_vec;
reg [1:0] classe;
reg [15:0] vec_array[1199:0]; // 存储1200个16位向量的数组

always @(posedge clk or negedge rst_n) begin
  if (!rst_n) begin
    vec_cnt <= 11'd0;
    classe <= 2'b00;
    current_vec <= 16'd0;
  end else begin
    if (vec_cnt < 1200) begin
      // 每时钟周期取出一个向量
      current_vec <= vec_array[vec_cnt];
      
      // 用else if确保只有第一个满足的条件生效
      if (current_vec满足条件A) begin
        classe <= 2'b01;
      end else if (current_vec满足条件B) begin
        classe <= 2'b10;
      end else if (current_vec满足条件C) begin
        classe <= 2'b11;
      end else begin
        classe <= 2'b00; // 默认值，避免生成不必要的锁存器
      end
      
      vec_cnt <= vec_cnt + 1'd1;
    end else begin
      // 遍历完成后保持状态，或者根据需求重置计数器
      vec_cnt <= vec_cnt;
    end
  end
end

额外注意事项 #

• 务必用else if替代多个独立if：多个独立if会导致只要条件满足就赋值，后面的结果会覆盖前面的；else if只会执行第一个满足的条件，完全符合你的分析逻辑。
• 给classe设置默认赋值：无论是组合逻辑还是时序逻辑，默认值能避免综合出不必要的锁存器，保证电路稳定性。
• 检查向量加载方式：确保你的1200个向量是按时钟节拍逐个送入处理逻辑，而不是一次性全部接到判断端口上——如果是从ROM或外部接口读取，要同步到时钟域。

内容的提问来源于stack exchange，提问作者john_log