输入特征图缓冲区功能异常的Verilog卷积IP实现问题求助

嗨，各位硬件开发的朋友们，我目前正在开发一个Verilog卷积IP，里面用到了两个缓冲区数组：一个用来存储输入特征图，另一个存储神经网络权重。我的目标是当input_valid和weight_valid信号有效时，让数据在这些缓冲区中逐位流动（也就是实现数据的ripple传递）。但现在遇到了一个棘手的问题：权重缓冲区在硬件中的实现完全符合预期，可输入特征图缓冲区input_fm_buff却始终无法正常工作。我使用了for循环和非阻塞赋值来同步有效信号拉高时的数据流，有没有大佬能帮我分析下可能的原因？

以下是我的代码片段：

module convolution_ip(input [7:0] data_in , [7:0]weight_in , 
                      input reset , init_valid,  clk, weight_valid , 
                       output [7:0] final_output );
                       
integer i , j ;

reg [7:0] input_fm_buff[24:0] ;
reg [7:0] weight_buff[24:0]; 

always@(posedge clk or posedge reset)begin
     if (reset) begin
            for (int j = 0; j < 25; j = j + 1)
              // 原代码此处省略了缓冲区复位的具体逻辑
     end else begin
            // 原代码此处省略了数据流动处理的具体逻辑
     end
end

// 其他模块逻辑省略
endmodule

备注：内容来源于stack exchange，提问作者nikhil0505