SystemVerilog中非连续总线路由实现方法咨询

当然支持！SystemVerilog完全支持对总线进行非连续的位分路操作，只是需要用对语法。针对你提到的提取第2、3、8、9位lane的需求，我给你介绍几种常用的实现方式：

1. 直接使用拼接操作符（最常用） #

这是最直观的方式，用大括号{}把需要的单个位按你想要的顺序拼接起来。假设你的总线是wire [15:0] array（默认array[15]为最高位，array[0]为最低位，可根据实际总线位宽调整），提取指定位的代码如下：

wire [3:0] selected_lanes = {array[9], array[8], array[3], array[2]};

拼接顺序决定了结果总线的位序：比如上面的代码中，selected_lanes[3]对应原总线的第9位，selected_lanes[0]对应原总线的第2位，你可以根据需求自由调整括号内的位顺序。

2. 使用流操作符（SystemVerilog 2009+支持） #

如果需要处理的非连续位较多，或者需要调整位序（比如逆序），可以用SystemVerilog 2009引入的流操作符>>或<<。用法示例：

// 按指定顺序拼接，和直接拼接效果一致
wire [3:0] selected_lanes = {>>{array[9], array[8], array[3], array[2]}};

// 如果需要把提取的位逆序排列，可以用<<
wire [3:0] reversed_lanes = {<<{array[9], array[8], array[3], array[2]}};

流操作符的优势在于处理大量位时更灵活，尤其是和数组、结构体配合使用的场景。

3. 封装成可复用函数 #

如果你的设计中需要频繁提取这几组特定的位，建议把逻辑封装成函数，提升代码可读性和复用性：

function [3:0] extract_target_lanes(input [15:0] bus);
    // 可根据需求调整位的顺序
    extract_target_lanes = {bus[9], bus[8], bus[3], bus[2]};
endfunction

// 调用函数
wire [3:0] target_lanes = extract_target_lanes(array);

注意事项 #

• 确认位索引的对应关系：不同设计的位编号习惯可能不同，比如有些会把总线最低位称为第1位，所以要确保array[X]确实对应你想要的物理lane。
• 工具兼容性：流操作符是SystemVerilog 2009及以后的特性，如果你的仿真/综合工具仅支持更早的Verilog版本（比如Verilog-2001），只能使用拼接操作符的方式。

内容的提问来源于stack exchange，提问作者Ryu