Verilog左移位寄存器仿真输出全为XXXX问题求助

Hey there! Let's figure out why your left shift register is spitting out all XXXX in simulation. Looking at your code snippet and common pitfalls with shift registers, here are the key issues to fix:

1. 未完成的移位逻辑（核心问题！） #

你的always块只处理了复位分支——完全没写实际的移位逻辑！在Verilog中，未被赋值的寄存器会一直处于未知（X）状态。如果没有复位无效时的分支来更新temp，它永远不会脱离初始的未知值。

对于基础左移位寄存器，你需要在复位不生效时，每个时钟沿将数据左移一位。比如你想左移并在最低位补0，可以这样写：

always @(posedge clk)begin
    if(rst==1)begin
        temp <= in; // 复位时加载初始数据
    end else begin
        // 左移1位，最低位补0（如果需要加载串行输入，这里可以替换成对应输入位！）
        temp <= {temp[i-1:0], 1'b0};
    end
end

2. data_out从未被赋值 #

你把data_out声明为reg类型，但没有任何代码把它和temp关联起来！如果永远不给data_out赋值为temp，它会一直保持X状态。你可以在always块内直接赋值：

always @(posedge clk)begin
    if(rst==1)begin
        temp <= in;
        data_out <= in; // 复位时初始化输出
    end else begin
        temp <= {temp[i-1:0], 1'b0};
        data_out <= temp; // 用移位后的值更新输出
    end
end

或者用组合逻辑赋值（如果不需要data_out是寄存器类型）：

assign data_out = temp;

3. 仿真中缺少复位脉冲 #

就算代码修复了，如果你的仿真测试平台一开始没有给rst信号一个高电平脉冲，temp会从X开始并一直保持这个状态。确保测试平台正确初始化复位：

initial begin
    rst = 1'b1;
    #10; // 保持复位10个时间单位
    rst = 1'b0;
    // 之后开始驱动时钟和data_in信号
end

4. 位宽命名的可读性（小但重要） #

你的参数i=3让data_in和temp是4位宽（[3:0]），这没问题，但把参数命名为WIDTH=4会让代码更易读。同时用[WIDTH-1:0]代替[i:0]，能避免混淆参数是最高位索引还是总位宽。

修复后的完整代码示例 #

这里是整理好的模块代码，包含所有修复点：

module shift_left #(parameter WIDTH=4)(
    input clk,
    input rst,
    input [WIDTH-1:0] data_in,
    output reg [WIDTH-1:0] data_out
);

reg [WIDTH-1:0] temp;

always @(posedge clk) begin
    if(rst) begin
        temp <= data_in;
        data_out <= data_in;
    end else begin
        // 左移，最低位补0——如果需要串行输入，把1'b0换成对应输入位即可！
        temp <= {temp[WIDTH-2:0], 1'b0};
        data_out <= temp;
    end
end

endmodule

只要确认你的测试平台有正确的复位脉冲、时钟信号和有效的data_in值，仿真结果就会显示有效输出，而不是XXXX了。

内容的提问来源于stack exchange，提问作者phazor_array