Verilog综合过程中行为级建模是否会自动转换为结构级建模？

嗨，作为同样在Verilog学习路上摸爬滚打的过来人，我来给你掰扯清楚这个问题～

核心结论是：综合工具会自动帮你把行为级（包括RTL级）建模代码转换成结构级的门级网表，完全不需要你手动转换！

咱们平时写的行为级代码，比如用always块、if/else、case这些语句描述硬件逻辑，本质上是在告诉综合工具“我想要实现什么样的功能”，而综合工具的核心工作之一，就是把这种高层的功能描述，映射成由实际硬件单元（与门、或门、触发器、多路选择器等等）组成的结构级网表。

举个例子，你用行为级写的同步计数器、FSM或者寄存器，综合工具会自动分析逻辑，把它们转换成对应的硬件结构——比如FSM会拆解成组合逻辑电路加触发器，计数器会变成寄存器配合加减法器的结构。

当然啦，如果你是为了深入理解结构级建模的原理，手动把行为级代码拆成模块实例化（比如直接调用门电路模块，或者自己封装子模块）是非常好的练习方式，但在实际项目开发中，完全没必要这么做，综合工具不仅能自动完成转换，还会做逻辑优化，生成的硬件结构往往比手动写的更高效。

备注：内容来源于stack exchange，提问作者MS Keane