Verilog自定义序列计数器求助：无法完成完整循环

我来帮你排查这个计数器的问题～你现在的代码没法完成完整循环，核心原因是你定义了last寄存器来跟踪上一个状态，但从来没更新过它的值——如果没给last赋初始值，它会是不定态x，根本匹配不到任何case分支，所以走到3之后就卡壳了。

针对你的循环序列0→1→3→7→6→4→0，我给你两种修复方案，选哪种都可以：

方案1：直接用当前状态判断（更简洁） #

这种方案不需要额外的last寄存器，直接用输出Count本身作为状态判断依据，逻辑更清晰：

module Counter_1(
    output reg [2:0] Count,
    input clock,
    input reset_b  // 改成reset_b，更符合低电平复位的命名规范
);

always @(posedge clock, negedge reset_b) begin
    if (!reset_b) begin
        Count <= 3'b000;  // 低电平复位到0
    end else begin
        case (Count)
            3'b000: Count <= 3'b001;  // 0 → 1
            3'b001: Count <= 3'b011;  // 1 → 3
            3'b011: Count <= 3'b111;  // 3 → 7
            3'b111: Count <= 3'b110;  // 7 → 6
            3'b110: Count <= 3'b100;  // 6 → 4
            3'b100: Count <= 3'b000;  // 4 → 0，完成循环
            default: Count <= 3'b000;  // 异常状态复位，防止卡死
        endcase
    end
end

endmodule

方案2：保留last寄存器（如果一定要用） #

如果你坚持要使用last来跟踪上一个状态，必须在每次时钟沿更新last为当前的Count值，同时复位时也要初始化last：

module Counter_1(
    output reg [2:0] Count,
    input clock,
    input reset_b
);

reg [2:0] last;

always @(posedge clock, negedge reset_b) begin
    if (!reset_b) begin
        Count <= 3'b000;
        last <= 3'b000;  // 复位时初始化last，避免不定态
    end else begin
        case (last)
            3'b000: Count <= 3'b001;
            3'b001: Count <= 3'b011;
            3'b011: Count <= 3'b111;
            3'b111: Count <= 3'b110;
            3'b110: Count <= 3'b100;
            3'b100: Count <= 3'b000;
            default: Count <= 3'b000;
        endcase
        last <= Count;  // 关键！更新last为当前Count，供下一次判断使用
    end
end

endmodule

几个关键注意点 #

• 一定要加default分支：如果计数器因为干扰或异常进入了不在序列里的状态，default分支能让它回到初始状态，避免永久卡死。
• 复位信号命名：把reset改成reset_b是Verilog的常见规范，后缀_b表示低电平有效，能避免混淆。
• 状态机逻辑：你的计数器本质是Moore状态机，输出就是状态本身，所以方案1的写法更高效直观。

内容的提问来源于stack exchange，提问作者Conor McCauley