SystemVerilog模块输出无法存入二维数组问题求助

各位好，我现在在调试SystemVerilog代码时遇到了一个棘手的问题，想请大家帮忙看看：

我写了两个模块，一个是功能模块mFunc，另一个是调用它的上层模块mFunc2。仿真过程中，模块的整体行为和图1（问题说明图）描述的一致，但出现了关键异常：mFunc的输出信号C_rows没能正确存入Cx，最终Cx里只保留了C_rows的最后一个值（具体问题表现可参考图1）。

麻烦各位帮忙分析下可能的原因，或者给点解决方向，非常感谢！

内容的提问来源于stack exchange，提问作者user9462681