Verilog中如何用不同数组元素调用含数组输入的全加器模块？

看起来你在实例化带数组输入的fulladder2模块时遇到了语法错误，我来帮你理清正确的写法～

首先先分析你之前尝试的两种错误写法：

• fulladder2 f2 (3'b.a(a1[3]a2[3]a2[4]))：这个写法完全不符合Verilog的语法规范，3'b是二进制常量的写法，不能用在端口连接的语法里，而且多个信号之间也没加逗号分隔，必然会报错。
• fulladder2 f2 (.a(a1[3],a2[3],a2[4]))：这里的问题是，a是一个数组类型的单个端口（比如input [2:0] a），不是三个独立的端口，所以不能用逗号分隔单个位来赋值，需要把这些单独的位拼接成一个完整的数组信号后再连接。

正确的实例化方式 #

假设fulladder2的端口定义是类似这样的（把三个输入打包成一个3位数组）：

module fulladder2 (
    input  [2:0] a,  // 3位数组输入，对应原fulladder的三个输入
    output       sum,
    output       cout
);
// 模块内部的全加器逻辑
endmodule

你需要用Verilog的拼接运算符{}，把a1[3]、a2[3]、a2[4]这三个单独的位拼成一个3位数组，再连接到a端口。写法如下：

// 假设a1、a2是你代码中已定义的wire/reg类型信号
fulladder2 f2 (
    .a({a2[4], a2[3], a1[3]}),  // 注意拼接顺序！要和fulladder2内部a数组的位序对应
    .sum(your_sum_signal),       // 替换成你实际使用的输出sum信号
    .cout(your_cout_signal)      // 替换成你实际使用的输出cout信号
);

关键注意点：拼接顺序 #

一定要保证拼接的位顺序和fulladder2内部a数组的位定义一致：

• 如果fulladder2里a[2]对应原全加器的第一个输入，a[0]对应第三个输入，那你要把对应的信号放在{}里的对应位置；
• 如果模块里的数组是input [0:2] a（小端在前的位序），那拼接顺序就要反过来，比如{a1[3], a2[3], a2[4]}。

这个顺序如果错了，模块的功能会不符合预期，一定要和fulladder2的内部逻辑对应上。

内容的提问来源于stack exchange，提问作者Riaz Ul Haque Mian