无同步机制下CPU多核写入同一RAM地址的行为及结果技术问询

嘿，这个问题问到点子上了——这是并发编程和CPU硬件交互里最容易踩坑的点之一，我来给你掰扯清楚：

首先得把软件层面和硬件层面的情况分开说，因为这俩的结论不太一样：

1. 软件标准视角：完全的未定义行为 #

如果你是在C/C++这类有明确内存模型的语言里写了这种代码，那标准直接把这种情况归为未定义行为——意思是编译器想怎么处理都行，它可能优化掉其中一个写操作，可能乱序执行，甚至输出完全不符合预期的结果。你绝对不能依赖任何特定的输出，因为标准不做任何保证。

2. 硬件实际运行视角：不可预测，但不会出现“混合值” #

咱们回到你假设的场景：两个核心在几乎同一时间（±eta）向同一个1字节RAM地址写不同值，没有互锁指令或内存屏障。

首先要明确：现代CPU不会直接写主RAM，都是先写自己的L1缓存，再通过缓存一致性协议（比如MESI）同步到其他缓存和主存。那这种并发写会触发什么？

• 首先，1字节的写在绝大多数现代CPU架构上是原子操作，所以不会出现“一半是A值一半是B值”的撕裂情况——最终主存里肯定是两个值中的某一个。
• 但到底是哪一个？这完全取决于硬件的底层逻辑：
  • 当两个核心的写请求同时命中同一个缓存行（或者要同步到主存），硬件会触发总线仲裁——简单说就是CPU内部的“裁判”来决定哪个请求先被处理。
  • 仲裁的结果依赖于太多细节：两个核心的优先级、总线的当前负载、请求的细微时序差（哪怕eta很小，硬件层面的时钟周期级别的差异也会影响），甚至同一款CPU的不同个体都可能有细微差别。
  • 没有固定的“先写胜出”或“后写胜出”规则——你没法提前预测哪个值会最终留在主存里。

总结 #

如果你写了这种无同步的并发代码，从软件层面来说这是严重的错误，属于未定义行为；从硬件实际运行来看，最终结果会是两个值中的一个，但完全不可预测，没有确定性的规律。唯一能保证结果可控的方式，就是使用原子指令（比如std::atomic）或者内存屏障来同步核心之间的内存访问。

内容的提问来源于stack exchange，提问作者user626528