VHDL信号声明初始值被关联进程重置为0的问题排查（iCE40平台）

• 核心矛盾是VHDL仿真层面的初始值语义，和iCE40硬件的综合规则存在不匹配：VHDL语法中在信号声明位置用:=写入的初始值，仅在仿真运行的零时刻生效；移植到硬件实现时，只有被综合工具明确判定为需要上电加载初始值的单元，才会把对应的初始值写入FPGA的配置比特流。
• iCE40属于SRAM工艺FPGA，内部的可编程逻辑块、块SRAM虽支持上电时加载固定初始值，但初始值的映射有严格的触发条件：只有当信号被综合为纯时序寄存器、且没有被误推断为异步组合逻辑时，代码里写的初始值才会被正确关联到时序单元的上电配置位。如果信号被综合器判定为不需要额外初始值的时序单元，硬件会自动加载固化的默认上电值0，不会自动沿用代码里的赋值。
• 你遇到的两个异常场景完全贴合上述规则：
  • 没有添加驱动进程时，current_level_index没有任何写入逻辑，综合器会将其判定为固定常数，直接把声明的初始值6硬连线到观测端口，看起来初始值工作正常；加上上升沿触发的驱动进程后，该信号被推断为时序计数器寄存器，但综合器没有把声明处的初始值6映射到寄存器的上电配置，最终寄存器上电默认加载0。
  • levels记录数组里，length字段没有任何进程的写入逻辑，综合器将其判定为固定常数硬连线，因此所有元素的初始值完全符合预期；pos字段存在时序写入逻辑，被推断为随系统时钟运行的动态寄存器，综合器没有关联其声明处的初始值，上电时加载默认值0，就出现了pos字段被置0、length字段不受影响的现象。

• 所有被时序逻辑驱动的动态信号，不要仅依赖声明处的:=写的初始值，需添加可被综合识别的显式复位逻辑：在每个时序进程中加入全局复位分支，复位有效时直接给对应信号赋值目标初始值。这种写法下综合器一定会把初始值绑定到寄存器的输入路径，不会出现初始化值丢失的问题。
• 对于不需要动态修改的固定值信号（比如levels.length），不要在任何进程中对其执行写入操作，让综合器将其识别为硬连线常数，即可正确加载声明处的初始值。
• 避免直接将手动按键/开关的输出作为时序逻辑的驱动时钟，这类异步输入本身会带来亚稳态问题，也容易触发综合器对寄存器初始值的解析异常，需对按键信号做同步采样、消抖处理后再接入系统时钟域使用。

内容的提问来源于stack exchange，提问作者michalmonday