Verilog实现JK触发器自动化验证结果判定异常问题排查

核心判断前提：手动验证下DUT输出完全符合预期，说明被测试的JK触发器设计本身无逻辑缺陷，所有失配问题均来自自动化TestBench的时序控制、比对逻辑设计问题

高频根因定位 #

• 采样时序未对齐，无传播延迟预留
  多数自动化测试的错误来自“输入刚赋值就立刻抓输出比对”的逻辑，没有等待时钟有效沿触发、也没有预留寄存器输出的传播延迟。常见错误写法是遍历测试数组时，完成j/k赋值后直接读取DUT输出做比对，此时读到的还是上一拍的寄存器旧值，自然和预期值不匹配。示例错误逻辑：

  for(i=0; i<TEST_CASE_NUM; i++) begin
    j_k = test_inputs[i];
    if(dut_q != expect_q[i]) $error("Mismatch at %0t", $time);
  end
  

  正确的时序流程应该是：更新j/k测试输入 → 等待下一个时钟有效沿完成触发 → 预留#1短延时等待寄存器输出稳定 → 再抓取DUT输出和预期数组值比对。
• 测试遍历节奏和时钟驱动完全脱节
  部分TestBench在for循环遍历测试点时，没有在每个测试节点主动产生时钟沿跳变，相当于DUT全程没有收到触发信号，输出一直保持初始复位值，和数组中存储的逐拍预期输出自然存在大量失配。
• 采样赋值方式混用导致的跳变错位
  若TestBench中给DUT的输入用阻塞赋值，同时在同一时间步长内用非阻塞赋值抓取DUT输出，会出现采样时刻早于DUT响应时刻的问题；也有部分设计会在时钟沿触发的同一瞬间更新j/k输入，导致DUT采样到的输入值和测试数组中存储的当前测试点不是同一组，后续输出自然和预期值错位。
• 测试数组本身的定义不匹配
  若存储测试输入、预期输出的数组位宽和DUT接口位宽不一致，或者没有把初始复位阶段的输出值存入预期数组，遍历到初始状态的测试点时，也会出现无意义的失配判定。

快速排查实操步骤 #

• 所有比对逻辑增加实时打印字段：每次判定时同步输出当前仿真时间戳、当前j/k输入值、DUT实际q输出值、预期q值，不要仅输出通用的“比对错误”日志，通过日志直接定位是哪个节点的时序错位。
• 将自动化TestBench跑出的波形和手动验证时的正确波形做叠加比对，重点检查三个节点的相对位置：j/k输入的跳变时刻、时钟有效沿的跳变时刻、比对动作的执行时刻，三者的时间差是否符合JK触发器的正常工作逻辑。

内容的提问来源于stack exchange，提问作者vu2swz