搭建64位8:1 MUX遇ModelSim报错：打包与非打包类型不兼容

首先，你的报错核心原因是端口类型不匹配：control_MUX里的holdVal是非打包数组（8个独立的64位信号，类型为wire[63:0]$[7:0]），但你调用的multi8模块的A端口定义的是打包的8位数组（wire[7:0]），这两种类型在Verilog中不能直接连接，而且你的multi8模块本身是为1位输入设计的，完全不符合你需要的64位输入场景。

下面是完整的修正方案：

1. 重新定义多路复用器子模块（适配64位输入） #

你需要把所有子模块（multi2、multi4、multi8）的位宽都改成64位，同时让multi8的输入端口和holdVal的类型保持一致。

修正后的multi2（2:1 64位MUX） #

module multi2 (out, select, a, b);
output [63:0] out;
input select;
input [63:0] a, b;
// 直接用assign实现2选1逻辑
assign out = select ? b : a;
endmodule

修正后的multi4（4:1 64位MUX） #

module multi4 (out, select, a, b, c, d);
output [63:0] out;
input [1:0] select;
input [63:0] a, b, c, d;
wire [63:0] mux1, mux2;

// 用两个2:1 MUX搭建4:1
multi2 muxA (mux1, select[0], a, b);
multi2 muxB (mux2, select[0], c, d);
multi2 muxFinal (out, select[1], mux1, mux2);
endmodule

修正后的multi8（8:1 64位MUX） #

module multi8 (out, select, A);
output [63:0] out;
input [63:0] A[7:0]; // 和holdVal类型匹配：8个64位非打包数组
input [2:0] select;
wire [63:0] mux3, mux4;

// 用两个4:1 MUX搭建8:1，分别处理前4个和后4个64位输入
multi4 muxC (mux3, select[1:0], A[0], A[1], A[2], A[3]);
multi4 muxD (mux4, select[1:0], A[4], A[5], A[6], A[7]);
// 最后用2:1 MUX选择两个4:1的输出
multi2 final8 (out, select[2], mux3, mux4);
endmodule

2. 修正control_MUX模块的调用 #

去掉holdVal [7:0]的多余索引，直接传递整个数组：

module control_MUX (control, holdVal, out);
input [2:0] control;
input [63:0] holdVal [7:0];
output [63:0] out;
// 直接传递holdVal，不需要额外索引
multi8 ctrlMUX (out, control, holdVal);
endmodule

3. 测试平台无需修改 #

你的control_MUX_testbench代码是正确的，保持原样即可。

关键细节解释 #

• 打包vs非打包数组：Verilog中，[63:0] holdVal [7:0]是非打包数组（8个64位元素），而[7:0]是打包数组（1个8位元素），这两种类型不能直接连接，必须保证端口类型完全一致。
• 位宽适配：原来的子模块都是为1位输入设计的，你需要的是64位输入输出，所以所有模块的out、a、b等信号都要改成[63:0]位宽。

这样修改后，ModelSim的类型不兼容错误就会消失，你的8:1 64位MUX就能正常工作了。

内容的提问来源于stack exchange，提问作者tudosphere