同一时钟域内双模式模块如何设置不同时钟约束？

嘿，你的这个场景在FPGA设计里挺典型的——同一物理时钟下，静态切换的两个模块需要不同的时序目标，而且是非整数倍的频率差，确实不能直接用多周期路径来解决。不过别担心，通过工具的静态时序分析（STA）特性，完全可以实现给两个模块分别设置100MHz和70MHz的约束，下面我给你一步步拆解怎么做：

核心思路：利用静态case analysis + 虚拟时钟区分模式约束 #

因为I_mode1是静态信号（用户配置后不会动态改变），时序分析工具可以识别这种固定状态，我们可以针对两种状态分别给对应模块施加不同的约束，同时忽略另一个复位模块的时序检查。

1. 定义虚拟时钟与基础物理时钟约束 #

首先，我们需要给工具明确两种模式下的时钟周期：100MHz对应10ns，70MHz对应≈14.2857ns。先创建物理时钟，再定义两个虚拟时钟来对应两种模式的时序目标：

# 定义物理输入时钟（以实际PLL输出的时钟端口为准）
create_clock -name clk_phy -period 10.0 [get_ports I_clk]

# 创建两个虚拟时钟，分别对应两种模式的目标频率
create_clock -name clk_100M -period 10.0
create_clock -name clk_70M -period 14.2857

2. 标记静态控制信号，添加条件约束 #

接下来，告诉工具I_mode1是静态信号，然后针对每种状态分别约束模块：

# 先标记I_mode1为静态信号，让工具知道它只会处于0或1两种固定状态
set_case_analysis 1 [get_ports I_mode1]

# 当I_mode1=1时：INST1工作，INST2复位
# 给INST1施加100MHz的时序约束
set_max_delay -from [get_cells INST1/*] -to [get_cells INST1/*] 10.0
# 复位状态下的INST2，内部路径无需检查，设为false path
set_false_path -from [get_cells INST2/*] -to [get_cells INST2/*]

# 切换到I_mode1=0的状态
set_case_analysis 0 [get_ports I_mode1]

# 当I_mode1=0时：INST2工作，INST1复位
# 给INST2施加70MHz的时序约束
set_max_delay -from [get_cells INST2/*] -to [get_cells INST2/*] 14.2857
# 复位状态下的INST1，内部路径设为false path
set_false_path -from [get_cells INST1/*] -to [get_cells INST1/*]

3. 处理输出选择器的路径约束 #

最后，别忘了处理O_data的选择器路径——因为只有当前工作模块的输出路径需要检查，另一条路径可以忽略：

# 回到I_mode1=1的状态，约束S_data1到O_data的路径
set_case_analysis 1 [get_ports I_mode1]
set_max_delay -from [get_cells INST1/O_data1_reg] -to [get_ports O_data] 10.0
set_false_path -from [get_cells INST2/O_data2_reg] -to [get_ports O_data]

# 切换到I_mode1=0的状态，约束S_data2到O_data的路径
set_case_analysis 0 [get_ports I_mode1]
set_max_delay -from [get_cells INST2/O_data2_reg] -to [get_ports O_data] 14.2857
set_false_path -from [get_cells INST1/O_data1_reg] -to [get_ports O_data]

为什么多周期路径不适用？ #

你说得很对，多周期路径（set_multicycle_path）只适用于整数倍的时钟分频/倍频场景（比如100MHz到50MHz，刚好是2倍关系），工具可以通过调整路径的时序检查窗口来适配。但100MHz和70MHz是非整数倍的频率比（10/14.2857≈0.7），没有整数n能让工具准确匹配这种时序要求，所以条件约束+case analysis才是正确的解法。

额外优化建议 #

• 确保S_rst1和S_rst2的复位逻辑是正确的，在对应模式下确实将模块的寄存器置为复位状态，这样工具在分析时会自动忽略复位模块的无效路径。
• 如果用的是Xilinx Vivado工具，也可以直接给模块的时钟端口绑定约束，比如：

  set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets I_clk]
  set_case_analysis 1 [get_ports I_mode1]
  set_max_delay -from [get_pins INST1/I_clk1] -to [get_pins INST1/*] 10.0
  set_case_analysis 0 [get_ports I_mode1]
  set_max_delay -from [get_pins INST2/I_clk2] -to [get_pins INST2/*] 14.2857
  

  这种方式更直接，工具会自动针对不同状态优化对应模块。

这样设置后，综合和布局布线工具会分别针对两种模式优化：当分析mode1时，会全力优化INST1到100MHz，而忽略INST2；分析mode2时则反之，不会出现之前两个模块互相拖累导致时序余量为负的问题。

内容的提问来源于stack exchange，提问作者lctdim