SystemVerilog能否在不同case语句分支中复用同一case表达式？

核心结论 #

你给出的把case(c)逻辑直接塞到任务x()的实参位置的写法完全不符合SystemVerilog语法规范，会在编译阶段直接报错，属于非法结构。

报错原因说明 #

SystemVerilog语法体系中，case是顺序控制流类的过程语句，作用是按顺序匹配分支并执行对应操作，本身没有“可计算表达式”的属性，也不能直接返回传递值。
而任务/函数调用的实参位置，语法上要求必须放可求值的表达式，不能直接把控制流语句嵌进去——解析器在遇到这种把case结构插在参数括号里的写法时，会直接因为语法树结构不匹配抛出解析错误，根本不会进入语义检查阶段。
需要明确的是：嵌套case本身是完全合法的语法，只是你把case的放置位置放错了。

适配你需求的正确实现方式 #

你原本的需求本质是：在外层匹配字符串b的不同分支后，先基于字符串c的取值计算变量y的值，再把计算好的y作为参数传给任务x。这种场景有两种符合规范的常用实现：

1. 直接嵌套case到分支顺序块中 #

把原本塞在参数列表里的case，挪到每个外层分支的begin...end顺序块内部，先完成y的赋值，再调用x()传递已赋值的y即可：

task automatic a(string b, string c);
    int y; // 声明存储c匹配结果的临时变量
    case(b)
        "a1": begin
            // 嵌套case：在分支内部执行c的匹配逻辑，完全符合语法
            case(c)
                "b1": y = 1;
                "b2": y = 2;
                default: y = '0; // 建议增加默认分支，避免出现未赋值的不定态
            endcase
            x(x1, y); // 将计算完成的y传入任务x
        end
        "a2": begin
            case(c)
                "b3": y = 4;
                "b4": y = 5;
                default: y = '0;
            endcase
            x(x2, y);
        end
        default: begin
            // 可根据需求增加未匹配b值的错误提示逻辑
        end
    endcase
endtask

2. 封装c的匹配逻辑实现代码复用 #

如果你需要在多个外层分支复用针对c的匹配逻辑，不需要在每个分支里重复写一遍case代码，直接把针对c的判断逻辑封装成带返回值的自动函数即可，调用位置可以直接作为实参传给x()：

// 封装c的匹配逻辑，直接返回对应的y值
function automatic int get_y_by_c(string c, int val_offset);
    case(c)
        "b1": return val_offset + 1;
        "b2": return val_offset + 2;
        "b3": return val_offset + 4;
        "b4": return val_offset + 5;
        default: return '0;
    endcase
endfunction

task automatic a(string b, string c);
    case(b)
        // 函数调用是可求值的表达式，完全可以作为实参传递
        "a1": x(x1, get_y_by_c(c, 0));
        "a2": x(x2, get_y_by_c(c, 3));
    endcase
endtask

注意事项 #

• 所有case分支建议补充default匹配项，避免仿真时出现X态传播、综合时生成意外锁存的问题。
• testbench中使用的task/function建议加automatic修饰，避免并发调用时出现临时变量值互相覆盖的问题。

内容的提问来源于stack exchange，提问作者Alin Tudor