SAP计算机外部中断实现中FLAGS寄存器的输出冲突问题修正

API 探路者

2026-10-24

现存设计疏漏

根本性多驱动与悬空问题
VHDL规则要求单个信号仅能拥有一个驱动源。当前代码中flag_reg同时被两个独立并行逻辑驱动，直接导致仿真信号冲突：
1. 并行赋值语句flag_reg <= flag_in when Lf = '1';未配置else分支，当Lf为低电平时，该驱动源会直接断开，导致flag_reg的bit0、bit1、bit2完全没有有效驱动，处于高阻态。
2. 带clk、i敏感列表的进程内部，对flag_reg(3)做了无条件赋值，无论Lf是否有效都在持续驱动这一位。
  两种驱动叠加后，仿真中出现的bit3双重驱动、其余位悬空的异常表现，和该设计缺陷完全对应。
同步时序逻辑错配设计要求
整个flag_reg未实现为标准时钟沿触发寄存器：对中断标志位flag_reg(3)的赋值在进程的无条件分支，完全异步于时钟沿，违背“数据通路所有寄存器更新仅在时钟上升沿完成”的约束；同时进程将异步触发的外部中断输入i和同步时钟clk混在同一逻辑中，既没有做异步信号的同步打拍，也没有对齐“控制器在时钟下降沿置位操作、数据通路在上升沿更新寄存器”的两阶段时钟协作逻辑。
位域更新逻辑违反设计权限规则
设计明确当前周期外部中断仅可操作FLAGS的MSB（bit3，中断标志）与LSB（bit0，进位标志），但当前代码在Lf有效时，会用ALU的flag_in全量覆盖整个4位寄存器，既没有将中断输入和bit3的更新绑定，也没有区分不同位的更新来源，完全打乱位域操作权限。
冲突信号直接传导至输出端
flag_out在时钟上升沿直接采样flag_reg的值，当flag_reg本身存在多驱动冲突、位悬空问题时，带冲突态的信号会直接输出到控制器，导致控制器无法正确识别标志位状态，出现指令执行错误。

修正实现方案

修正核心原则：将所有对flag_reg的更新操作全部收拢到单个、仅由时钟沿触发的同步时序进程中，按照设计要求的位域权限做选择性更新，从根源消除多驱动、悬空、时序错配问题。

修正后的代码实现：

library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    
entity flags is
    Port ( 
       clk : in STD_LOGIC;
       i : in STD_LOGIC; -- 外部中断输入，建议在外部经过两级触发器同步消除亚稳态
       Lf : in STD_LOGIC; -- 标志寄存器更新使能
       flag_in : in STD_LOGIC_VECTOR (3 downto 0); -- ALU输出的标志位
       flag_out : out STD_LOGIC_VECTOR (3 downto 0) -- 送往控制器的标志输出
);
end flags;

architecture Behavioral of flags is
    -- 内部寄存器信号，全程仅由单一时序进程驱动
    signal flag_reg : STD_LOGIC_VECTOR (3 downto 0) := (others => '0');
begin
    -- 单一时钟沿同步进程，无其他并行驱动源
    process(clk)
    begin
        if rising_edge(clk) then
            if Lf = '1' then
                -- 严格按照设计的位域权限更新：
                -- bit3（最高位/中断标志）：由外部中断输入驱动
                flag_reg(3) <= i;
                -- bit0（最低位/进位标志）：接收ALU输出的进位值
                flag_reg(0) <= flag_in(0);
                -- bit1、bit2：通用ALU标志位，正常接收ALU输入
                flag_reg(2 downto 1) <= flag_in(2 downto 1);
            end if;
            -- 输出直接同步于寄存器值，无中间冲突环节
            flag_out <= flag_reg;
        end if;
    end process;

end Behavioral;

修正后的逻辑匹配性：

从根源消除信号冲突：整个flag_reg仅在单个同步进程内被赋值，不存在并行语句、其他进程的并行驱动，也没有Lf无效时的悬空问题，仿真中不会再出现信号冲突态。
完全对齐系统时序要求：所有寄存器更新操作全部发生在时钟上升沿，匹配“数据通路在时钟上升沿执行操作”的约束；控制器在时钟下降沿完成的中断置进位操作，会在下一个时钟上升沿被寄存器同步采样，不会出现时序错配。
严格遵循位域操作规则：Lf有效时仅对设计允许的两个可操作位（bit3中断标志、bit0进位标志）做对应来源的更新，其余通用标志位正常接收ALU输入，不会出现越权覆盖的问题。

内容的提问来源于stack exchange，提问作者Guorishix