Verilog二进制乘法器设计中全加器实例化位宽不匹配警告咨询

核心触发机制 #

本次所有编译警告，本质是全加器模块的实例化操作出现严重的端口顺序错位，且将4bit总线直接连接到单bit形式端口，触发了Verilog编译器的位宽对齐检查告警。
单bit全加器FA的端口定义顺序为：
output S, output Cout, input A, input B, input Cin
所有端口的固定位宽为1bit。
Verilog位置端口映射的强制规则：实例化时书写的信号列表，按先后顺序与模块定义的端口一一对应，和端口名称没有任何绑定关系。当连接的实际信号位宽与形式端口位宽不一致时，编译器会自动做截断/补零对齐，并抛出位宽不匹配警告。 #

逐警告对应错配明细 #

实例uut/A1的错配 #

代码中实例化语句为 FA A1(in1,in2,s1,c1);，按位置逐位对齐FA的定义端口，完全偏离预期连接关系：

• 第1个位置对应FA的S端口（1bit输出），实际连接4bit wire in1 → 触发“形式端口S的位宽为1，与实际信号in1的位宽4不相等”的警告
• 第2个位置对应FA的Cout端口（1bit输出），实际连接4bit wire in2 → 触发“形式端口Cout的位宽为1，与实际信号in2的位宽4不相等”的警告
• 第3个位置对应FA的A端口（1bit输入），实际连接4bit wire s1 → 触发“形式端口A的位宽为1，与实际信号s1的位宽4不相等”的警告
  附加问题：FA模块共包含5个端口，该实例仅传入4个连接信号，剩余的B、Cin端口完全悬空，无有效电路功能

实例uut/A2的错配 #

代码中实例化语句为 FA A2(in3,in4,s2,c2);，同样按位置逐位对齐FA的定义端口：

• 第1个位置对应FA的S端口（1bit输出），实际连接4bit wire in3 → 触发“形式端口S的位宽为1，与实际信号in3的位宽4不相等”的警告
• 第2个位置对应FA的Cout端口（1bit输出），实际连接4bit wire in4 → 触发“形式端口Cout的位宽为1，与实际信号in4的位宽4不相等”的警告
• 第3个位置对应FA的A端口（1bit输入），实际连接4bit wire s2 → 触发“形式端口A的位宽为1，与实际信号s2的位宽4不相等”的警告
  同样存在漏接B、Cin端口的问题

修正方向 #

• 放弃极易出现顺序错误的位置映射，改用命名端口映射显式指定每个端口的连接信号，从语法规则上避免顺序错位。单bitFA实例的参考写法：

  FA u_fa_bit0(
    .S(s1[0]),
    .Cout(carry_b0),
    .A(in1[0]),
    .B(in2[0]),
    .Cin(1'b0)
  );
  

• 匹配你的3bit×4bit乘法设计目标，需要例化4个独立的单bitFA，通过进位信号级联组成完整的4bit行波进位加法器，每个FA仅对应连接总线的1bit位段，禁止将整根4bit总线直接接入单bit端口。
• 当前设计仅例化了2个单bitFA，电路规模远达不到4bit累加的要求，即便消除位宽警告，也无法实现正确的乘法功能。

内容的提问来源于stack exchange，提问作者mu9u1t