Active HDL中4位数组输出仅表现为1位的技术问题咨询

你的问题核心是测试平台的信号声明和模块实例化错误，导致输出信号被误当作1位连线处理，只能取到寄存器数组的最低位。以下是具体问题点和修复步骤：

1. 测试平台的信号未正确声明 #

在testbench1模块里，你直接使用了in和outpt，但没有提前声明它们的类型和位宽。Verilog中未声明的信号默认是1位wire类型，这就导致outpt被限制为1位，自然只能输出A的最低位（4的二进制最低位是0，5的最低位是1，这和你看到的结果完全对应）。

2. 模块实例化的连接方式不规范 #

虽然位置连接语法合法，但如果信号位宽不匹配，仿真器通常只会静默截断而不报错。用命名端口连接更直观，能从根源避免这类位宽不匹配的问题。

修复后的完整代码 #

原模块test（优化寄存器初始化兼容性） #

`timescale 1ns/1ps
module test(
    input in, 
    output wire [3:0] outpt
);
    // 用initial块初始化寄存器，适配更多仿真器的语法要求
    reg [3:0] A;
    initial begin
        A = 4; // 可改为5测试不同效果
    end
    
    assign outpt = A;
endmodule

修复后的测试平台testbench1 #

module testbench1();
    // 明确声明信号的类型和位宽：输入in用reg，输出outpt用4位wire
    reg in;
    wire [3:0] outpt;
    
    // 采用命名端口连接实例化模块，彻底避免位置匹配错误
    test tst(
        .in(in),
        .outpt(outpt)
    );
    
    initial begin
        #10; // 加小延时保证仿真状态稳定
        $strobe("| %d | %d |", outpt, tst.A);
        $finish; // 手动结束仿真，避免无限运行
    end
endmodule

验证效果 #

修改后，当A设为4时，outpt会完整输出4；设为5时，outpt输出5，不再只显示最低位的0或1。

内容的提问来源于stack exchange，提问作者TomatoLV