基于三态门的IO Buffer设计及Verilog代码正确性验证咨询

现有代码问题梳理 #

• 端口方向定义错误：data_out是模块输入（需要传入要输出到IO端口的值，不应定义为reg），data_in是模块输出（需要把IO端口的采集值送出，不应定义为reg）
• 语法错误：assign属于连续赋值语句，不能写在begin块内；三态赋值的结尾缺分号；用1'bz代替bz不需要依赖编译宏，兼容性更好
• 缺失核心逻辑：没有实现data_in和io_port的直连要求

补全后的正确代码 #

module IOBuff(
    input        op_en,    // 输出使能，高电平有效
    input        data_out, // 待输出到IO端口的数据源
    inout        io_port,  // 双向IO端口
    output       data_in   // IO端口的采集输出
);

// 双向端口驱动：使能有效时输出data_out，否则进入高阻三态
assign io_port = op_en ? data_out : 1'bz;

// 输入路径始终连通，直接将IO端口电平接到data_in输出
assign data_in = io_port;

endmodule

代码完全匹配设计要求：所有端口为单比特，输出驱动逻辑和输入直连逻辑都符合规范，可直接综合到FPGA/ASIC的IO Buffer单元。

验证代码正确性的方法 #

可以编写Testbench覆盖所有工作场景完成功能验证：

Testbench示例 #

module tb_iobuff;

reg op_en;
reg data_out;
wire io_port;
wire data_in;

// 实例化待测试的IO Buffer
IOBuff u_IOBuff(
    .op_en(op_en),
    .data_out(data_out),
    .io_port(io_port),
    .data_in(data_in)
);

// 模拟IO端口的外部驱动电路，仅当IO Buffer输出高阻时生效
reg ext_drv;
assign io_port = ext_drv;

initial begin
    // 信号初始化
    op_en = 0;
    data_out = 0;
    ext_drv = 1'bz;
    #10;
    
    // 测试场景1：输出模式，驱动高电平
    op_en = 1;
    data_out = 1;
    ext_drv = 1'bz;
    #10;
    if(io_port == 1'b1 && data_in == 1'b1) $display("场景1（输出高）测试通过");
    else $error("场景1测试失败");
    
    // 测试场景2：输出模式，驱动低电平
    data_out = 0;
    #10;
    if(io_port == 1'b0 && data_in == 1'b0) $display("场景2（输出低）测试通过");
    else $error("场景2测试失败");
    
    // 测试场景3：输入模式，外部输入高电平
    op_en = 0;
    ext_drv = 1'b1;
    #10;
    if(io_port == 1'b1 && data_in == 1'b1) $display("场景3（输入高）测试通过");
    else $error("场景3测试失败");
    
    // 测试场景4：输入模式，外部输入低电平
    ext_drv = 1'b0;
    #10;
    if(io_port == 1'b0 && data_in == 1'b0) $display("场景4（输入低）测试通过");
    else $error("场景4测试失败");
    
    $finish;
end

endmodule

验证判断标准 #

• 输出模式下（op_en=1）：io_port电平完全跟随data_out变化，不受外部驱动影响，data_in和io_port值一致
• 输入模式下（op_en=0）：io_port为高阻，电平由外部驱动决定，data_in始终和io_port电平保持一致
• 所有场景无驱动冲突

内容的提问来源于stack exchange，提问作者P.goutham