如何在不使用PS逻辑的情况下实现Zynq7000 FPGA向DDR3内存写入数据

核心实现逻辑 #

Zynq7000系列的PL端完全可以脱离PS独立驱动DDR3，不需要自己编写复杂的DDR3物理层时序逻辑，直接调用Xilinx官方的MIG（Memory Interface Generator）IP核即可完成底层驱动，上层只需要实现用户写控制逻辑。

具体开发步骤 #

• 第一步：提前确认硬件参数
  先整理板级硬件的核心参数，作为MIG IP配置的依据：
  • 美光DDR3的具体型号、数据位宽、工作时钟频率、行列地址宽度、突发长度、CAS latency、片选数量
  • Zynq与DDR3连接引脚的电平标准，常规为SSTL15
    以上参数只要有一项配置错误，都会导致DDR3初始化校准失败。
• 第二步：配置生成MIG IP核
  在Vivado的IP Catalog中搜索Memory Interface Generator (MIG) 7 Series，按照配置向导逐步设置：
  • 存储类型选择DDR3 SDRAM
  • 控制器接口刚入门推荐选择AXI4，逻辑开发更简单；如果对时序和资源占用要求极高，可以选择Native接口
  • DDR3器件参数可以直接在预设列表中选择你使用的对应美光型号，也可以手动填写从数据手册中获取的参数
  • 引脚配置阶段可以直接导入板卡对应的DDR3引脚约束文件，也可以手动绑定引脚
  • IP生成后MIG会自动输出示例工程和测试激励，建议先跑通示例工程，确认DDR3硬件和IP配置无误后再开发自定义逻辑
• 第三步：实现用户写控制逻辑
  如果你选择的是AXI4接口的MIG IP，只需要按照AXI4协议规范发起写操作即可：
  1. 拉高axi_awvalid信号，同时输出写地址axi_awaddr、突发长度axi_awlen等配置，等待axi_awready拉高后完成写地址通道握手
  2. 拉高axi_wvalid信号，逐拍输出待写入数据axi_wdata、写选通axi_wstrb，最后一拍拉高axi_wlast标识突发结束，等待axi_wready拉高后完成写数据通道握手
  3. 等待axi_bvalid拉高后读取写响应，确认本次写操作完成
     如果你选择的是Native接口，直接操作app_addr、app_cmd、app_wdf_data等用户信号即可，DDR3的初始化、刷新、电平校准等底层操作均由MIG IP自动处理。

调试注意事项 #

• 必须等待MIG输出的init_calib_complete信号拉高后，才能发起读写操作，该信号为高代表DDR3初始化和校准完成
• 所有和MIG交互的用户逻辑必须在MIG输出的ui_clk时钟域下运行，跨时钟域信号必须做异步处理，避免亚稳态导致读写错误
• 写操作出错时优先排查AXI握手时序是否符合规范，再排查DDR3硬件连接和IP参数配置是否正确

参考资料 #

• Xilinx官方7系列FPGA存储接口解决方案用户指南（UG586），包含完整的MIG IP配置、接口定义、时序说明
• 你所用的美光DDR3对应型号的数据手册，可核对硬件时序参数要求

内容的提问来源于stack exchange，提问作者manu