4位超前进位加减法器Verilog实现及测试台编写问题求助

1 原有代码修正 #

你提供的超前进位加法器代码存在一处语法疏漏，wire声明部分漏掉了P2、G2的定义，编译会报错，需要修改为：

wire P0, G0, P1, G1, P2, G2, P3, G3;

其余超前进位逻辑是正确的：

• 你定义的P为进位传播信号（A^B，该位至少有一个输入为1时，可将低位进位传递到高位）
• G为进位生成信号（A&B，该位两个输入都为1时，无论低位进位是啥都会生成本位进位）
• 进位计算逻辑完全符合超前进位的推导公式，无需修改。

2 扩展为加减法器的方法 #

你现有代码的S端口就是进位输入Cin，只需要在外围加一层输入选择逻辑，即可实现加减切换：

• 定义模式控制信号M：M=0为加法模式，M=1为减法模式
• 加法模式下：输入到加法器的B端口接原始输入B，S端口接0，运算逻辑为A + B + 0
• 减法模式下：输入到加法器的B端口接~B（按位取反），S端口接1，运算逻辑为A + (~B) + 1，正好等于A - B

3 自动遍历所有输入的测试台实现 #

可以通过三层嵌套for循环覆盖所有输入组合：最外层遍历两种工作模式，中间层遍历A的所有4位取值，最内层遍历B的所有4位取值，总共512个测试用例，完全覆盖所有场景。完整测试台代码如下：

`timescale 1ns/1ps
module tb_cla_adder();
    reg [3:0] A, B;
    reg M; // 模式控制：0加法，1减法
    wire [3:0] sum;
    wire Cout;
    // 实例化超前进位加法器，加减逻辑在实例化时实现
    adder_4bit_cla u_adder(
        .A(A),
        .B(M ? ~B : B), // 减法时B取反
        .S(M), // 减法时进位输入为1
        .sum(sum),
        .Cout(Cout)
    );
    initial begin
        integer i,j,k; // 循环变量
        reg [4:0] expected_res;
        // 打印表头
        $display("M\tA\tB\tsum\tCout\t预期结果\t是否正确");
        // 外层循环：遍历两种模式
        for(k=0;k<2;k=k+1) begin
            M = k;
            // 中间层循环：遍历A的所有4位取值（0-15）
            for(i=0;i<16;i=i+1) begin
                A = i;
                // 内层循环：遍历B的所有4位取值（0-15）
                for(j=0;j<16;j=j+1) begin
                    B = j;
                    #10; // 等待10ns让逻辑输出稳定
                    // 计算预期结果
                    if(M==0) begin
                        expected_res = A + B;
                    end else begin
                        expected_res = A - B;
                    end
                    // 结果校验
                    if(sum == expected_res[3:0] && Cout == expected_res[4]) begin
                        $display("%d\t%d\t%d\t%d\t%d\t%d\t正确", M, A, B, sum, Cout, expected_res);
                    end else begin
                        $display("%d\t%d\t%d\t%d\t%d\t%d\t错误", M, A, B, sum, Cout, expected_res);
                    end
                end
            end
        end
        $finish; // 所有测试完成后结束仿真
    end
endmodule

4 测试台逻辑说明 #

• 循环逻辑无需手动编写每个输入用例，自动遍历所有4位A、B的组合和两种工作模式，覆盖所有可能的输入场景
• 每次赋值后加入10ns延迟，保证组合逻辑输出稳定后再做校验，避免竞争冒险导致的误判
• 内置自动校验逻辑，会自动对比实际输出和预期结果，错误场景会直接打印标记，无需人工逐行核对

内容的提问来源于stack exchange，提问作者Marasmius