为什么SystemVerilog中的unique关键字会导致仿真与综合结果不匹配

unique 关键字通常加在 case/if 分支语句前，原本的设计目的有两个：

• 要求所有分支条件互斥，同一时间只能有一个分支匹配
• 要求所有输入的可能取值都被分支覆盖，不存在遗漏场景

仿真阶段工具会严格执行这个约束：如果运行时出现多个分支同时匹配、或者没有分支匹配的情况，仿真器会直接抛出运行时错误，这也是很多开发者认为它能保障覆盖完备性的原因。但它的综合行为和仿真行为存在本质差异，这就是导致结果不匹配的核心：

• 综合工具看到 unique 关键字时，会默认设计者已经保证了分支互斥、全覆盖的前提成立，因此不会额外生成优先级处理逻辑，也不会为未覆盖的输入场景添加兜底处理逻辑
• 如果实际设计的输入场景没有做完备验证，异常的输入情况没有在仿真阶段被触发，仿真看起来所有结果都是正确的，但流片后的硬件遇到这些异常输入时，行为是未定义的，完全和仿真阶段的报错逻辑不同，最终就会出现仿真与实硅结果不一致的问题

还有一类常见的误用场景进一步放大了这个风险：很多开发者添加 unique 只是为了让综合工具优化掉多余的优先级逻辑、提升电路性能，但并没有配套做完备的输入覆盖验证，相当于主动放弃了仿真阶段的错误检查能力，同时又给了综合工具错误的前提假设，最终出问题的概率会更高。

如果需要实现 unique 的等价能力又要规避风险，可以手动补全所有分支、添加明确的 default 分支处理逻辑，再配合自定义断言做分支互斥和覆盖检查，完全可以实现同等效果，同时避免行为不一致的隐患。

内容的提问来源于stack exchange，提问作者sumguy