iverilog编译Verilog代码报端口无方向声明错误，代码是否过时？

1. example.v文件的Verilog语法问题 #

你编写的example.v存在明确的语法错误，不属于过时语法范畴：

• 无论是最早的Verilog-1995标准，还是后续的Verilog-2001、SystemVerilog标准，都要求模块的所有端口必须明确声明方向（input/output/inout），你的代码只在模块头的端口列表里列了端口名，没有补充任何方向声明。
• 你仅将Y声明为wire类型，但没有声明它是output端口，A-F六个信号也没有做input方向声明。

2. 编译报错的具体原因 #

所有报错均由缺少端口方向声明直接导致：

• 第一组7个端口无方向声明的报错，是iverilog的基础语法检查触发：编译器识别到你在模块头列出了7个端口，但没有给任何端口指定方向，不符合语法要求。
• 后续"signal X is not a port"类报错是衍生错误：因为方向声明缺失，编译器判定A、B等信号不属于example模块的合法端口，测试文件实例化DUT连接端口时找不到对应定义，就触发了这部分报错。

修复后的example.v代码参考 #

你可以用Verilog-1995的写法补充方向声明：

module example
      (A,B,C,D,E,F,Y);
// 补充端口方向声明
input A,B,C,D,E,F;
output Y;

wire t1, t2, t3, Y;

nand #1 G1 (t1,A,B);
and  #2 G2 (t2,C,~B,D);
nor  #1 G3 (t3,E,F);
nand #1 G4 (Y,t1,t2,t3);
endmodule

也可以用更简洁的Verilog-2001写法，把方向、类型直接写在模块头里：

module example(
    input  A,B,C,D,E,F,
    output Y
);
wire t1, t2, t3;

nand #1 G1 (t1,A,B);
and  #2 G2 (t2,C,~B,D);
nor  #1 G3 (t3,E,F);
nand #1 G4 (Y,t1,t2,t3);
endmodule

修复后使用原有编译命令即可正常编译。

内容的提问来源于stack exchange，提问作者Aschoolar