如何将指定VHDL代码转换为Python实现的MyHDL代码？

对应映射规则 #

• 实体映射：VHDL的entity端口定义段，对应MyHDL中以端口信号为入参的模块函数，函数最终返回描述硬件逻辑的实例对象。
• 端口映射：VHDL的std_logic类型端口，对应MyHDL中Signal(bool())类型的信号，无需显式声明输入输出方向，赋值逻辑会自动区分端口属性。
• 内部信号映射：VHDL架构段内声明的内部信号s，同样用Signal(bool())定义，规则和端口信号一致。
• 逻辑赋值映射：VHDL的并发赋值符号<=，对应MyHDL中给信号的.next属性赋值，纯组合逻辑用@always_comb装饰器封装即可。

转换完成的MyHDL代码 #

from myhdl import *

def simple_example(a, b, o):
    # 对应VHDL architecture内的内部信号声明 signal s : std_logic;
    s = Signal(bool())

    @always_comb
    def logic():
        # 对应VHDL的并发赋值逻辑
        s.next = a and b
        o.next = s or b

    return logic

# 测试示例（可选，用于验证功能）
if __name__ == '__main__':
    a, b, o = [Signal(bool()) for _ in range(3)]
    inst = simple_example(a, b, o)
    # 仿真验证逻辑和原VHDL一致
    sim = Simulation(inst)
    sim.run(10)

功能验证说明 #

你可以给a、b赋值测试输出，结果和原VHDL代码完全一致：

• 当a=1、b=0时，s=0，o=0
• 当a=0、b=1时，s=0，o=1
• 当a=1、b=1时，s=1，o=1

内容的提问来源于stack exchange，提问作者Guilherme Engel