SystemVerilog中继承同一父类的派生类间向下转型报错原因求解

你遇到的报错是SystemVerilog面向对象语法的标准静态类型检查逻辑，UVM的类转型规则完全继承SystemVerilog原生规则，和UVM本身的特性无关，核心规则如下：

基础类赋值规则 #

• 类的赋值默认仅支持向上转型：即子类句柄可以直接赋值给父类句柄，不需要额外转换操作，编译器会直接通过静态检查。比如你的代码中a_h = b_h或者a_h = c_h都是合法操作。
• 没有直接继承关系的类，哪怕派生自同一个父类，属于平级的"兄弟类"，互相之间不存在类型兼容性，不允许直接赋值。你的代码中B和C都继承自A，但B和C之间没有派生关系，属于完全独立的两种类型，所以b_h = c_h直接触发静态类型检查报错。

$cast动态转型的适用场景 #

$cast是SystemVerilog提供的动态类型检查操作，仅支持两类合法转换场景：

1. 父类句柄向下转型为子类句柄：运行时会检查父类句柄实际指向的对象是否属于目标子类/目标子类的派生类，检查通过才会赋值成功并返回1，否则返回0
2. 兼容的枚举类型之间的转换
   平级兄弟类之间不存在派生链关联，哪怕你写$cast(b_h, c_h)也会直接编译报错，静态检查阶段就能判定两种类型不可能转换成功。

合法转型示例 #

initial begin
  c_h = new();
  a_h = c_h; // 向上转型，C是A的子类，静态检查直接通过
  // 尝试向下转型为B类型
  if($cast(b_h, a_h)) begin
    $display("转型成功");
  end else begin
    $display("转型失败"); // 实际运行会走到该分支，因为a_h指向的是C类对象，不属于B的派生链
  end
end

UVM场景的补充说明 #

UVM中通过工厂创建的对象默认返回uvm_object/uvm_component基类句柄，向下转型为自定义派生类时同样需要遵循上述规则，只有实际创建的对象属于目标派生类的继承链内，$cast才会执行成功。

内容的提问来源于stack exchange，提问作者MoniCa