Quartus Prime 18.1 Lite (Verilog) 项目.gitignore应包含哪些文件或文件夹?
Quartus Prime 18.1 Lite Verilog项目.gitignore配置说明
需纳入.gitignore的文件、扩展名及目录
- 编译缓存与输出目录
db/:项目核心数据库目录,存储编译阶段的所有中间解析结果incremental_db/:增量编译专属缓存目录,存储增量编译所需的比对数据output_files/:默认编译输出目录,包含sof、pof编程文件、编译报告等输出内容simulation/:自动生成的仿真工程目录,包含仿真工具所需的中间文件、脚本greybox_tmp/:灰盒验证流程生成的临时目录
- 自动生成的临时文件与个性化配置文件
*.qws:Quartus用户工作区文件,存储个人窗口布局、最近打开文件列表等个性化配置,多用户协作时不通用*.jdi、*.srf:调试过程生成的临时标识文件*.cdf:自动生成的编程链配置文件,手动编写的链配置可移除该忽略规则*.bak、*~、*.qsys~、*.sopcinfo~:Quartus或编辑器自动生成的配置备份文件*.rpt、*.pin、*.summary:编译自动生成的各类报告、引脚分配文件,如需归档报告可移除对应忽略规则
- IP核自动生成的临时内容
- 所有IP核目录下的
/synth/、/sim/自动生成子目录 - IP核生成目录下除手动编写的实例文件、IP配置源文件外的自动生成内容
- 所有IP核目录下的
提示:
.qpf(Quartus项目主文件)、.qsf(项目约束文件)、手动编写的Verilog/VHDL源文件、手动配置的IP源文件(.qsys/.sopc)必须纳入版本控制,不要加入.gitignore。
每次编译都会重新生成的缓存类文件/目录
以下内容删除后执行全编译会自动完整生成,无需纳入版本控制:
- 核心缓存目录
db/、incremental_db/,全编译时会清空原有内容重新写入所有中间解析数据 output_files/目录下所有编译生成的内容,包括编程文件、报告、引脚文件等simulation/目录下所有自动生成的仿真工程文件,重新生成仿真工程时会完全覆盖- 所有后缀为
*.bak、*~的临时备份文件,每次保存对应配置时自动重新生成
内容的提问来源于stack exchange,提问作者locnnil
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