1位比较器(one-bit comparator)Verilog代码语法报错排查求助

错误点说明 #

• 端口列表分隔符错误：Verilog模块的端口定义之间需用逗号分隔，你在input wire a,b后使用了分号，导致编译器判定端口列表提前结束，触发第一、第二条报错。
• 运算符使用错误：代码中-a是算术取负运算符，若要实现按位取反（判断a为0的场景），应使用Verilog按位非运算符~a。
• 关键字拼写与语法错误：模块结束关键字拼写为endmoule属于拼写错误，正确写法为endmodule，且endmodule后不需要额外添加分号，对应第三条报错。
• 逻辑功能偏差：若equation端口要实现1位比较器的相等判断功能，原有逻辑X0|X1不符合需求，正确逻辑为a和b做同或运算。

修正后完整代码 #

//onebit_comparator code

module onebit_comparator(
input wire a,b,
output wire equation);

wire X0,X1;

// a小于b的判断逻辑
assign X0 = ~a & b;
// a大于b的判断逻辑
assign X1 = a & ~b;
// a等于b的判断逻辑
assign equation = ~(X0 | X1);

endmodule

内容的提问来源于stack exchange，提问作者Juan Diego