SystemVerilog全加器测试台缺失代码补全求助

`timescale 1ns/10ps

module testbench_lab3 ();

    logic [2:0] a, b, s;
    logic c_out;
    // 原测试台定义的logic [3:0] c未用到可直接删除，不影响功能

    rc_adder4 UUT (
        .a(a),
        .b(b),
        .s(s),
        .c_out(c_out)
    );

    initial begin
        a = 0;
        forever begin
            #10 a++;
        end
    end

    // 补全的b信号激励块
    initial begin
        b = 0;
        forever begin
            #20 b++;
        end
    end

    initial begin
        $display("TIME | A B | S CO");   
        $display("-----------------");    
        // 修正原代码笔误：co改为c_out，匹配测试台定义的变量名
        $monitor("  %2d | %d %d | %d %b", 
            $time, a, b, s, c_out);         

        #160;
        $finish();
    end

endmodule

修改说明 #

• rc_adder4实例化端口连接：按照rc_adder4模块定义的端口列表，依次连接测试台的输入信号a、b，输出信号s、c_out即可，rc_adder4内部已实现进位逻辑，无需额外连接测试台信号。
• b信号激励块：按照要求初始值设为0，通过forever循环实现每20个时间单位自增1的逻辑。
• 额外修正原代码笔误：原$monitor系统函数中调用了未定义的co变量，替换为测试台实际定义的进位输出变量c_out，避免仿真报错。

内容的提问来源于stack exchange，提问作者JarvisLYu1