Verilog编写rc_adder4模块时output附近报语法错误如何解决

错误根因 #

• 模块端口列表缺少分隔符：input logic[2:0]a, b 行末尾没有加逗号，编译器解析端口列表时无法识别下一行的output声明，预期读取右括号)时读到了output关键字，因此抛出语法错误。

修复后的完整代码 #

module rc_adder4 (
    input logic[2:0] a, b,
    output logic[2:0] s, 
    output logic c_out
    );
    logic [3:0] c;

    rc_adder_slice UUT[2:0] (
    .a(a),
    .b(b),
    .c_in(c[2:0]),
    .s(s),
    .c_out(c[3:1])
);

    assign c[0] = 1'b0;
    assign c_out = c[3];
    
endmodule

额外注意事项 #

• 若编译器默认未开启SystemVerilog支持，logic关键字会触发额外报错，可将所有logic替换为对应Verilog标准支持的类型：端口默认是wire类型，内部信号c声明为wire [3:0] c即可适配Verilog-2001标准。

内容的提问来源于stack exchange，提问作者Valerie Wang