Verilog测试平台中阻塞与非阻塞赋值行为为何存在差异？

核心原因是Verilog仿真的事件调度机制差异，阻塞与非阻塞赋值的执行时机不同，导致D触发器采样到错误的输入值。

非阻塞赋值测试用例（code1）的正确执行逻辑 #

时钟上升沿触发后，仿真会按以下阶段执行：

• Active阶段：所有敏感于posedge clk的逻辑先完成右值采样，DUT中q <= d会采样当前时刻d的旧值，testbench中d <= 目标值的右值也采样当前值，本阶段仅完成计算和采样，不会更新非阻塞赋值的左值。
• 非阻塞赋值更新阶段：testbench中的d才会被更新为目标值，此时DUT的采样操作已经完成，本次时钟沿的采样结果不会受到d更新的影响。
  这种行为完全符合真实硬件的时序要求：D触发器采样时钟上升沿到来前已经稳定的d值，d在时钟沿后更新，不存在建立时间违规，结果符合预期。

阻塞赋值测试用例（code2）的错误原因 #

时钟上升沿触发后：

• testbench中@(posedge clk)后的阻塞赋值d = 目标值会在Active阶段立即执行，d的值瞬间完成更新。
• DUT的always @(posedge clk)逻辑也在同一个Active阶段执行，此时会出现调度竞争：如果testbench的d更新操作先执行，DUT采样到的就是刚更新的新d值，而不是时钟沿前稳定的旧d值，相当于违反了硬件的建立时间要求，采样结果会比预期早一拍，和真实硬件行为不符。
  不同仿真器的调度顺序可能有差异，但这种写法本身就存在竞争风险，无法保证仿真结果的一致性。

最佳实践 #

编写时序逻辑的测试激励时，同步输入的驱动一律使用非阻塞赋值，可以完全避免仿真调度竞争，保证仿真结果和真实硬件行为一致。

内容的提问来源于stack exchange，提问作者XiaogegeChen